[发明专利]一种伽罗华域乘法器实现装置

说明书

技术领域

本发明涉及一种伽罗华域乘法器实现装置，属于信息安全技术领域，具体来说是一种基 于可约多项式形式为P(x)＝x^m+x^kt+……+x^k2+x^k1+1，其中1≤k1＜k2＜…＜kt≤m/2的m位伽罗华域乘法器装置。

背景技术

有限域乘法是目前密码学领域用到较多的运算，很多加密认证算法都要利用有限域乘法。 伽罗华域是一种重要的有限域，一个伽罗华域的运算是指在特定的规则下进行的两类运算：加法和乘法。 其中，伽罗华域GF(2)上仅包含两个元素0和1，加法运算很容易利用一个异或门来实现，而其乘法利用 一个与门也可以轻易实现。特别地，当伽罗华域运算扩展到m位，且m很大时，计算的实现就变得异常 复杂，硬件实现也变得很不理想。以前伽罗华域乘法器多采用通用处理器来实现，但是由于内部结构的 限制，对高数据量的计算有很大限制，无法获得很高的计算性能。

目前针对有限域及伽罗华域乘法算法的研究有一些成果，特别是一些针对通用多项式的算法优化也有 很多，例如专利“基于FPGA的有限域乘法器的优化设计方法”(专利号：200510041816.X)，提出了一 种通用多项式结构下的优化算法。然而目前的算法以及优化方法实现起来复杂度比较大，并且也达不到很 高的计算速度。

本发明主要从算法的易于实现和提高硬件处理速度的角度，针对可约多项式满足P(x)＝x^m+x^kt+……+x^k2+x^k1+1，其中1≤k1＜k2＜…＜kt≤m/2的情况，提出了一种易于硬件高速实现的伽罗华域乘法器物理逻辑结构， 并根据这种物理逻辑结构给出了一种适用于G-hash函数的伽罗华域乘法器FPGA具体实现，其可约多项 式为P(x)＝x¹²⁸+x⁷+x²+x+1，最终实现的吞吐量可高达10Gbps以上。

发明内容

本发明提出了一种伽罗华域乘法器实现装置，主要包括：

m个m位移位寄存器单元，用于生成m×m的L矩阵；

m-1个m位移位寄存器单元，用于生成(m-1)×m的U矩阵；

2m-1组二元与门树，每组二元与门树是由2m个与门单元组成的二叉树形结构，用来处理计算两个m 位元素乘法；

m组二元与门树，每组二元与门树是由2m-3个与门单元组成的二叉树形结构，用来处理计算两个m-1 位元素乘法；

一组二元异或门树，是由2m-1个异或门单元组成的二叉树形结构，用来处理计算两个m位元素加法；

数据输入输出接口，提供两个m位元素输入接口以及一个m位元素输出接口，用于m位乘数和m位 被乘数的输入以及结果元素的输出。

一个基于可约多项式P(x)＝x^m+x^kt+……+x^k2+x^k1+1，其中1≤k1＜k2＜…＜kt≤m/2构造的Q矩阵生成模块。

所述的两组m位移位寄存器阵列并行的产生数据，提高了运算速度。

所述的二元与门树是由log₂m级与门树结构组成。

所述的二元异或门树是由log₂m级与门树结构组成。

所述的Q矩阵生成模块是由一个(m-1)×m位的寄存器单元来存放矩阵数据，经矩阵转置后可以并行 输出m个m-1位元素传送给二元与门树来计算中间结果。

所述的伽罗华域乘法器计算过程包括以下步骤：

步骤A：将输入的数据元素A并行送入L矩阵模块经过循环移位后与送进来的数据元素B经过二元 与门树。

步骤B：将输入的数据元素A并行送入U矩阵模块经过循环移位后与送进来的数据元素B经过二元 与门树，此步骤与步骤A在时序上是同时的。

步骤C：将U运算的结果，一个m-1位数据元素与Q矩阵生成模块输出的m个m-1位元素经过二元 与门树。

步骤D：步骤C得到的结果与步骤A，L运算的结果经过二元异或门树，得到最终结果C并予以输出。

附图说明

图1是伽罗华域乘法器装置内部逻辑结构示意框图。

图2是二元与门树，二元异或门树的实现结构图。

图3是伽罗华域乘法器的计算过程示意图。