[发明专利]一种减轻集成电路老化和降低泄漏功耗的门替换方法

说明书

技术领域

本发明涉及一种减轻集成电路老化和降低泄漏功耗的门替换方法，属于集成电路设计技术领域。

背景技术

随着CMOS工艺特征尺寸的不断降低，一种称为负偏置温度不稳定性(Negative Bias Temperature Instability，简称NBTI)的老化机制逐渐成为影响数字集成电路可靠性的主要因素之一。NBTI是PMOS晶体管特有的一种效应，当PMOS晶体管处于反向偏置条件时会发生NBTI效应。

在集成电路的制造过程中，当对硅进行氧化时，由于工艺的原因必须引入氢原子，因此除了会在氧化物中形成通常的硅-氧(Si-O)化合键，也会形成一部分硅-氢(Si-H)化合键，这些Si-H键相对于Si-O键属于弱化合键。当PMOS管处于负偏置时，由于栅极电场的作用，在沟道反型层中的空穴会发生隧穿进入栅氧化层，并被界面处的Si-H键捕获，这样Si-H键会发生断裂，并形成相当于正电荷的界面陷阱和氢原子；氢原子向栅极方向扩散，从而使得前面的化学反应可以不断进行。界面陷阱会提高PMOS管的阈值电压的绝对值，使PMOS管的工作电流下降，延时增加，造成电路的性能下降，甚至造成电路逻辑功能上的错误。相关的研究和实际测量数据都表明，由NBTI导致的PMOS管的阈值电压的增加量(ΔV_th)和电路工作时间(t)满足一个指数关系式：

ΔV_th(t)＝K×tⁿ    (1)

其中，K是一个和工艺特征尺寸、温度、电源电压、器件掺杂浓度等有关的常数，n是时间依赖指数(对H₂扩散模型n＝1/6，对H扩散模型n＝1/4)。

NBTI机制在MOS管发展的初期就被人们发现。近年来，随着MOS管栅氧层厚度的不断降低，NBTI效应变得越来越严重。最近两三年，不断有学者研究并提出减轻NBTI老化的技术。Kumar等人在文献Impact of NBTI on SRAMRead Stability and Design for Reliability中，考察了NBTI对SRAM单元的读操作的稳定性的影响，提出了一种比特翻转的方法，有效地恢复了SRAM单元的静态噪声容限；Paul等人在文献Temporal Performance Degradation under NBTI：Estimation and Design for Improved Reliability of Nano-scale Circuits中，提出了晶体管尺寸调整法，在设计初期留出余量，保证一定时间之后电路的性能依然能满足要求；此外还有NBTI综合法、输入向量控制等技术。

另一方面，随着工艺的进步，电路的工作频率越来越高，单位面积上逻辑门的个数也在快速增长，因此，功耗问题成为电路设计中的一个非常重要的问题。电路总功耗分为动态功耗和静态功耗两部分。当电路运行时，电路功耗主要为动态功耗；电路处于闲置状态时，电路功耗主要为静态功耗，即各个晶体管的泄漏功耗。但是电路运行的时候也一样存在泄漏功耗。泄漏功耗主要包括亚阈值泄漏、栅极泄漏、栅泄漏引起的漏极泄漏等。在纳米器件时代，晶体管的泄漏功耗越来越大，由此造成的静态功耗所占电路总功耗的比重也逐渐提高，泄漏功耗已经成为CMOS电路功耗的一个主要部分。目前工业界用来降低泄漏功耗的最常用的技术有双阈值分配和电源电压屏蔽等。双阈值分配，主要思想是在保证电路性能的基础上，在需要高性能的地方采用低阈值的晶体管，在其他地方采用高阈值的晶体管来降低泄漏功耗；电源电压屏蔽法是在电源线和逻辑模块中插入睡眠晶体管，当电路闲置时，使用控制信号关断睡眠晶体管，使逻辑电路的电源电压接近于0，从而降低泄漏功耗。除此之外，还有输入向量控制、动态电压调整和动态阈值调整等。

发明内容

本发明的目的是提供一种能在集成电路闲置时同时减轻由负偏置温度不稳定性引起的电路老化和降低泄漏功耗的门替换方法，在不影响电路性能的前提下，通过门替换技术，在电路闲置时同时减轻电路的老化和降低泄漏功耗。

为了实现上述目的，本发明采用如下技术方案：

一种同时减轻集成电路老化和降低泄漏功耗的门替换方法，该方法是一种在基准测试电路上用计算机进行仿真设计的方法，其步骤依次为：

步骤1，向所述计算机输入对所述基准测试电路进行测试时用的测试信号拓扑序列；

步骤2，按所述拓扑信号序列访问所述基准测试电路中关键路径上的每一个与非门逻辑，简称关键逻辑门，找出直接影响该基准测试电路延时的那些所述关键逻辑门；