[发明专利]链式队列管理结构整合错误数据过滤的方法

说明书

技术领域

队列管理是计算机网络应用(如路由器，交换机和防火墙等核心设备中)的关键技术之一。队列管理的任务是通过相应的体系结构、根据数据包相应的标识信息，实现对数据包的分队列存储与输出，本发明所述的链式队列管理结构整合错误数据过滤的方法属于计算机网络技术领域。 

背景技术

随着英特网的进一步发展，新的网络业务不断涌现。包括语音服务、虚拟专用网络在内的多种网络业务对网络服务质量提出了更高的要求。由于网络流量的突发特性，采用带宽的过度预留已经不能有效保证网络的服务质量。与此同时，网络服务提供商也希望通过提供有差别的服务来增加收入。 

通过对不同的网络业务执行相应的优先级服务可以实现较好的网络服务质量。而为了实现优先级服务，就必须实现对数据包的队列管理，具体又分为排队存储和调度输出。排队存储的主要任务是把输入的数据包根据对应标识(如流号)、区分队列分别存储，并在每个队列内根据数据包到达的先后顺序维护FIFO(First In First Out，FIFO)结构。而调度输出则是根据调度算法得出的服务次序、将指定队列队首的数据包送出，并更新相应队列状态。 

随着网络链路传输速率的快速提高，通过软件方式实现的队列管理已经不能满足要求，而通过硬件实现的队列管理芯片凭借其巨大的性能优势逐渐占据高端应用领域。通过设计相应的硬件芯片，配合采用动态随机存储器(DynamicRandom Access Memory，DRAM)、静态随机存储器(Static Random Access Memory，SRAM)等外存芯片可以实现高速而又廉价的队列管理系统。在部分应用场合(如交换网络中)，数据包可能在各个逻辑队列间呈现交替到达的现象。由于各种不可预知的因素，数据包内部可能存在部分数据的异常或丢失。如何过滤这部分错误数据包是队列管理系统需要解决的问题之一。 

针对错误数据包的过滤问题，一般的解决方法是两级缓存过滤。即在入口处额外设置一级缓存，预先缓存每个完整的数据包，待检测数据包无误后再放行至下一级缓存。由于数据包间可能存在交替到达的现象(如，先收到A数据包的包头，接着又收到B数据包的包头，然后才收到A数据包包尾)，第一级缓存需要维护大量逻辑队列。同时每个队列又需要预留至少一个完整数据包的存储空间。这种方式存储开销大、扩展性差，实际上额外进行的一次队列管理又引入了更大的延迟。 

针对传统方法存在的多种问题，本专利申请的技术方法的先进性和新颖性体现在：通过链表在回收操作过程中仅需修改少量指针即可回收多个链表单元的操作特点，设计了新的错误数据过滤机制，它延迟低、开销少、扩展性好。 

发明内容

本发明的特征在于，这是一种基于链表的交换网络中整合错误数据过滤的方法，是在一种队列缓冲管理系统中依次按以下步骤实现的： 

步骤(1).构建一个用于所述交换网络中多队列缓冲管理的队列管理系统，所述系统含有：FPGA芯片、缓存数据包的DRAM和缓存数据包描述控制信息用的SRAM，所述的FPGA芯片为Altera Stratix EP1S80F1508C5，DRAM的型号为MT49H 16M 18C，SRAM的型号为CY7C1370C，其中： 

FPGA芯片含有：队列管理模块和片内存储器，其中 

队列管理模块设有：数据包输入端口和数据包输出端口， 

片内存储器MRAM，与所述队列管理模块互连， 

缓存数据包的DRAM，与所述队列管理模块互连，所述缓存数据包的DRAM是一种延迟压缩式的DRAM，以16个周期为读写操作的最小时间单位，实际配置为64Bx512k，拥有读/写分离的数据总线，但读写复用一套地址及控制总线， 

缓存数据包描述控制信息用的SRAM，型号为CY7C1370C，拥有一套读写复用的数据和控制总线，实际配置为32bits×512k； 

步骤(2).把所选DRAM和SRAM共同组成一个“数据域和控制域分离”的链表单元，所述的每个链表单元包含一个64B的数据域和一个32bits的控制域，由拥有相同高位地址的所述DRAM和SRAM组成，