[发明专利]一种参数可变的BCH码编码器及译码器

权利要求书

1.一种参数可变的BCH码编码器，包括多个乘法器和多个加法器，其特征在于BCH码编 码器中的每个乘法器的生成多项式系数输入端分别与一选择器的输出端连接，且每一 所述选择器的选择控制输入端分别连接至BCH码参数控制端、每一所述选择器的L个 数据输入端分别与一BCH码生成多项式的系数输出端连接；其中每个乘法器根据BCH 码参数的不同，经由BCH码参数控制端的控制，选择相应的BCH码生成多项式系数；L 为BCH码参数可选数目，根据L组参数的BCH码中校验位长度的最大值确定编码器中 的寄存器单元数目。

2.如权利要求1所述的编码器，其特征在于所述寄存器单元为1比特的寄存器。

3.如权利要求1所述的编码器，其特征在于所述乘法器为具有2个1比特输入的乘法器； 所述编码器中的加法器为具有2个1比特输入的模2加法器。

4.一种参数可变的BCH码译码器，包括计算伴随多项式模块、求错误位置多项式模块、 Chien搜索模块、缓存模块和纠错译码模块；所述计算伴随多项式模块、求错误位置多 项式模块、Chien搜索模块和纠错译码模块依次连接；所述缓存模块的输入端、所述计 算伴随多项式模块的输入端分别与接收码字端连接，所述缓存模块的输出端与纠错译 码模块输入端连接；所述求错误位置多项式模块包括错误值多项式迭代电路和错误位 置多项式迭代电路，所述错误值多项式迭代电路包含δ值选择电路和γ值选择电路；其 特征在于所述δ值选择电路中输出每种参数BCH码的δ_l值的寄存器输出端分别与一选 择器1的一数据输入端连接，所述选择器1的输出值为δ值；所述γ值选择电路中输出 每种参数BCH码的γ_l值的寄存器输出端分别与一选择器2的一数据输入端连接，所述 选择器2的输出值为γ值；所述选择器1的选择控制输入端和选择器2的选择控制输入 端分别与BCH码参数控制端连接；所述选择器1和选择器2根据BCH码参数的不同选 择合适的数据；其中1≤l≤L，L为BCH码参数可选数目，所述错误值多项式迭代电路 和错误位置多项式迭代电路中寄存器数目N根据L组参数的BCH码中校验位长度最大 值对应的纠错比特数t_max确定；其中，N＝4t_max+1，所述错误值多项式迭代电路，错误 位置多项式迭代电路，计算伴随多项式模块和Chien搜索模块包括多个乘法器和多个 加法器。

5.如权利要求4所述的译码器，其特征在于所述错误值多项式迭代电路的γ值选择电路 中，当BCH码参数为第l种码时，输出第l种参数BCH码的γ_l值的寄存器初始化值为 1，其它寄存器初始化为0。

6.如权利要求4所述的译码器，其特征在于所述计算伴随多项式模块中，除了用于计算 校验位长度最小的BCH码的伴随多项式的寄存器外，其它每个寄存器的输出端分别与 一选择器的数据输入端连接，且每个选择器的另一个数据输入端为0，选择控制输入端 分别连接至BCH码参数控制端。

7.如权利要求4所述的译码器，其特征在于所述错误值多项式迭代电路中的乘法器为具 有2个m比特输入的伽罗华域GF(2^m)上的乘法器；所述错误值多项式迭代电路中的加 法器为具有2个m比特输入的伽罗华域GF(2^m)上的加法器；根据公式n＝2^m-1确定 所述m值，其中n为BCH码的码字长度。