[发明专利]平面工艺的三维集成电路

说明书

技术领域

本发明涉及模拟集成电路，尤其涉及节省芯片面积的三维集成电路。

背景技术

现有的集成电路多数是平面结构的二维集成电路，在二维集成电路中 各单元器件一个接一个地分布于同一平面上，因此二维集成电路既影响电 路工作速度又占用过多集成电路芯片面积。

为了提高集成电路的集成度和工作速度，三维集成电路营运而生。三 维集成电路(three dimensional integrated circuit)又称立体集成电 路，是具有多层器件结构的集成电路。三维集成电路的多层器件重叠结构 成倍地提高了芯片集成度。

目前实现三维集成电路的方法通常是在不同Wafer(晶圆，晶园)上光刻 形成电路，再通过特殊工艺将该不同晶圆键和在一起。此种方法，工艺相 对复杂且成本较高。

目前存在4英寸、6英寸、8英寸、12英寸等晶圆生产线，所述英寸是 指晶圆的直径。对于一定工艺生产线，其晶圆面积是固定的。在光刻步数 相同的情况下，每单个芯片成本由芯片面积决定。在相同面积的晶圆上， 如果芯片面积越小，则生产出来的芯片数越多，单个芯片的成本就越低。 并且每单个芯片面积越小，则晶圆上芯片的良率越高，因此同一片晶圆上 的有效芯片数就越多。因此对于具有相同功能的集成电路芯片，减小芯片 面积是降低芯片成本的有效手段。

发明内容

本发明提供了一种平面工艺的三维集成电路，目的是减小集成电路芯 片面积，进而降低集成电路成本。

在第一方面，本发明提供了一种集成电路，包括同一晶圆上的第一器 件和第二器件。该集成电路具有多个层次，且该集成电路的第一器件和第 二器件位于所述多个层次中的两层或两层以上，以便该第一器件和第二器 件处于不同层次，则该第一器件与第二器件共享区域。

在第二方面，本发明提供了一种集成电路，包括同一晶圆上的第一器 件和第二器件。所述集成电路具有多个层次，且所述第一器件P型区域或 作为P型电阻的第一器件与第二器件N型区域或作为N型电阻的第二器件 处于同一层次不同深度，且该第一器件P型区域或作为P型电阻的该第一 器件的最高电位低于该第二器件N型区域或作为N型电阻的该第二器件的 最低电位，则该第一器件与该第二器件共享区域。

在第三方面，本发明提供了一种形成于同一晶圆上的集成电路，包括 第一器件和第二器件。该第一器件所在区域在所述晶圆上的投影与该第二 器件所在区域在所述晶圆上的投影相互重叠。

本发明充分利用了不同类型器件在空间层次上可以重叠的特性。通过 将不同层次器件共享区域，以及将满足特定条件的同一层次不同深度器件 共享区域，进而在同一片晶圆上实现多层器件结构。本发明大大节省了芯 片面积，降低了芯片成本，特别适用于各种模拟电路中。

附图说明

下面将参照附图对本发明的具体实施方案进行更详细的说明，在附图 中：

图1是本发明的高匹配度的Poly电阻与Nwell电阻共享区域示意图；

图2是本发明的不要求匹配度的Poly电阻与Nwell电阻共享区域示意 图；

图3是本发明的一种偏置电流产生电路；

图4是P+电阻与Nwell电阻共享区域截面图；

图5是Poly电阻与NMOS晶体管共享区域截面图；

图6是Poly电阻与PMOS晶体管共享区域截面图；

图7是倒宽长比的蛇形NMOS晶体管；

图8是Poly电阻与NMOS晶体管共享区域示意图；

图9是本发明的另一种偏置电流产生电路；

图10是Nwell电阻与NMOS晶体管共享区域截面图；

图11是Pwell电阻与PMOS晶体管共享区域截面图；

图12是NMOS晶体管与PNP双极型晶体管共享区域截面图；

图13是PMOS晶体管与NPN双极型晶体管共享区域截面图；

图14是修调单元与电容共享区域示意图。

具体实施方式