[发明专利]一种存储器数据采样装置及一种采样控制器

说明书

技术领域

本发明涉及处理器技术领域，特别是涉及一种存储器数据采样装置及一种采样控制器。 

背景技术

存储器是处理器的重要组成部分，主要功能是为处理器提供数据存放区域，可以用于存放正在执行的程序、原始数据、中间结果和运算结果，也可以作为处理器运行程序的区域，还可以配合处理器与外部设备进行通讯。因此，存储器通常需要具备容量大、速度快、可靠性高的特点。 

对于高速存储器，在时钟周期的上升沿和下降沿时都会传输数据，即在一个时钟周期内，存储器工作两次。由于在高频时钟下，每笔数据的有效长度很短，所以需要采样电路能非常准确地采样，采样电路的性能将影响到整个存储器的可靠性。高频的时钟和快速的数据传输率，使存储器的数据采样装置成为设计的难点。 

目前，常用的存储器采样装置是以同步方式进行数据采样的，一种实现方案原理图如图1所示。所述采样装置包括采样控制器和存储器芯片。其中，控制器包含三个三态门单元PMEMIO、PMEMIO1、PMEMIO2和两个寄存器单元DQ_S1、DQ_S2。所述三态门单元PMEMIO，包括端口I，端口C和端口PAD，信号从端口I输入，端口PAD输出。所述三态门单元PMEMIO1，包括端口I，端口C和端口PAD，信号从端口PAD输入，端口C输出。所述三态门单元PMEMIO2，包括端口I，端口C和端口PAD，信号从端口PAD输入，端口C输出。存储器芯片包括工作时钟输入端口CK、输出数据端口DQn以及输出采样时钟信号端口DQS。工作原理如下： 

控制器将时钟DCLK反相后，由三态门单元PMEMIO的端口I输入到三态门后，由端口PAD输出，作为存储器芯片的工作时钟；存储器芯片的时钟输入端口CK接收所述工作时钟，经过信号延迟后，输出数据端口DQn输出数据，由三态门单元PMEMIO1的端口PAD输入到三态门后，由端口C 输出到寄存器DQ_S1；同时，输出采样时钟信号端口DQS输出的采样时钟，由三态门单元PMEMIO2的端口PAD输入到三态门后，由端口C输出到寄存器DQ_S1的时钟端口CK1，对输入到寄存器DQ_S1中的数据进行采样，并且在寄存器DQ_S1中保存一个DCLK时钟周期，然后控制器将DCLK作为寄存器DQ_S2的采样时钟输入到寄存器DQ_S2的采样时钟端口CK2，对寄存器DQ_S1中数据进行采样，将采样数据同步到寄存器DQ_S2的时钟域，完成同步方式数据采样。 

由上述工作原理可以看出，存储器芯片延迟和控制器输入/输出端口读写延迟造成寄存器DQ_S1和寄存器DQ_S2的时钟信号存在相位差，因此，所述同步采样装置需要预先将可能的最大延迟估算出来，进而根据所述延迟估算出所述相位差，这样寄存器DQ_S1和寄存器DQ_S2的时钟信号按照所述相位差来进行同步过程，才能保证数据采样的准确性。但是，如果温度变化或者受到外部电磁干扰，所述延迟会变大，所产生的相位差也会随之变大，当所述相位差大于预先估算的相位差时，所述寄存器DQ_S2将不能从寄存器DQ_S1正确读取有效数据，不能准确采样，使得整个存储器采样装置的可靠性降低。 

发明内容

本发明所要解决的技术问题是提供一种存储器数据采样装置及一种采样控制器，能够准确地实现存储器芯片输出数据的采样，以提高装置的可靠性和使用率。 

为了解决上述问题，本发明公开了一种存储器数据采样装置，包括存储器芯片和采样控制器，所述存储器芯片包括输出数据端口以及输出数据采样时钟端口，所述采样控制器包括： 

第一输入单元，用于接收来自存储器芯片输出数据端口的采样数据； 

第二输入单元，用于接收来自存储器芯片输出数据采样时钟端口的时钟信号； 

异步数据缓存器，包括缓存器写数据端、缓存器读数据端和内部存储器， 所述缓存器写数据端接收所述时钟信号并作为输入写时钟，控制将所述第一输入单元的采样数据存储到内部存储器；当所述采样数据存储到内部存储器后，触发所述缓存器读数据端从所述内部存储器读出该采样数据。 

其中，所述缓存器写数据端包括： 

输入写时钟端口，用于接收来自第二输入单元的时钟信号，并作为输入写时钟； 

输入写控制端口，用于接收写控制信号； 

输入写数据端口，用于根据所述输入写时钟和写控制信号，将所述第一输入单元的采样数据存储到内部存储器，并将写操作计数器加一。 

其中，所述缓存器读数据端包括： 

输入读时钟端口，用于接收读时钟信号；