[发明专利]具有功耗缩放预分频器和多模带宽环路滤波器的锁相环

说明书

技术领域

本发明涉及锁相环技术领域，特别涉及一种具有功耗缩放预分频器和多模带宽环路滤波器的锁相环，此锁相环尤其适用于半双工射频收发机。 

背景技术

在目前常用的电荷泵锁相环中，预分频器因为工作频率高、结构复杂、寄生影响大等原因，其功耗通常占据了整个锁相环功耗的绝大部分，所以降低预分频器的功耗对于降低整个锁相环的功耗至关重要。另外，锁相环中环路滤波器的带宽决定了锁相环的建立时间和响应速度，并且影响锁相环的噪声分布和杂散。 

对于预分频器，传统的降低功耗的方法都是在预分频器的局部电路上进行改进，减少内部节点、减小寄生，从而降低功耗。例如，在2004年出版的《IEEE Journal of Solid-State Circuits》第39卷第2期第378～383页中“A 13.5-mW 5-GHz frequency synthesizer withdynamic-logic frequency divider”一文采用真单相时钟的电路设计，但是真单相时钟电路在时钟使输出节点浮空时，易受其它信号耦合的影响。再例如，在2007年出版的《IEEE Journal of Solid-State Circuits》第42卷第6期第1240～1249页中“A 21-GHz 8-Modulus Prescaler and a20-GHz Phase-Locked Loop Fabricated in 130-nm CMOS”一文通过减小晶体管的尺寸来减小寄生，但是在晶体管尺寸减小的同时其驱动能力也减弱，不能保证电路正常工作。 

对于锁相环的环路滤波器，在保证有足够相位裕度的情况下，滤波器的带宽越宽，锁相环的建立时间越短，但是锁相环的带内相位噪声和杂散也越大；滤波器的带宽越低，锁相环的带内相位噪声和杂散 越小，但是锁相环的建立时间越长。传统的锁相环的环路带宽是一个固定值，无法兼得短暂的建立时间和小的带内噪声和杂散。在2006年出版的《IEEE Journal of Solid-State Circuits》第42卷第12期第2842～2851页中“A 1.8-GHz Spur-Cancelled Fractional-N FrequencySynthesizer With LMS-Based DAC Gain Calibration”一文将环路滤波器的带宽设置得比较宽，以获得较快的建立速度，同时采用杂散抵消技术或噪声抵消技术，但是此技术使电路的复杂度、功耗和芯片面积大大增加。锁相环常用于半双工射频收发机中，在接收模式下，锁相环一般用来提供本振信号，锁相环输出信号的相位噪声和杂散直接决定了接收机的邻阶信道选择性；而在发射模式下，对于频移键控或高斯频移键控的发射机，可以通过锁相环直接调频的方式实现信号发射，但是发射的调频信号率必须小于锁相环的环路带宽，在1997年出版的《IEEE Journal of Solid-State Circuits》第32卷第12期第2048～2060页中“A 27-mW CMOS fractional-N synthesizer using digitalcompensation or 2.5-Mb/s GFSK modulation”一文披漏了这一技术。 

发明内容

本发明要解决的技术问题在于提供一种具有功耗缩放预分频器和多模带宽环路滤波器的锁相环，以克服现有技术中不能有效降低预分频器功耗和环路滤波器带宽模式固定的缺陷。 

为解决上述技术问题，本发明的技术方案为提供一种具有功耗缩放预分频器和多模带宽环路滤波器的锁相环，该锁相环包括： 

预分频器，该预分频器包括至少两级分频器，各级分频器级联，各级分频器中晶体管结构不同，用于预分频器的功耗缩放； 

环路滤波器，该环路滤波器包括至少三个不同带宽的环路滤波器，用于带宽动态切换； 

压控振荡器，该压控振荡器的输入端连接环路滤波器的输出端，该压控振荡器的输出端连接预分频器的一个输入端； 

低频分频器，该所述低频分频器的一个输入端连接预分频器的输出端； 

调制器，接收分频比控制字，该调制器的输出端连接预分频器的另一个输入端和低频分频器的另一个输入端； 

鉴频鉴相器，低频分频器的输出端和锁相环参考频率源分别连接该鉴频鉴相器的两个输入端； 

电荷泵，该电荷泵的输入端连接鉴频鉴相器的输出端，该电荷泵的输出端连接环路滤波器的输入端；