[发明专利]控制阈值电压特性的CMOSFETs器件结构及其制造方法

说明书

技术领域

本发明涉及纳米工艺CMOS技术中的高k栅介质和金属栅结构技术领域，尤其涉及一种利用界面偶极子来控制阈值电压特性的CMOSFETs器件结构及其制造方法。

背景技术

作为微电子技术核心的CMOS技术已经成为现代电子产品中的支撑力量。随着CMOS器件特征尺寸的不断减小，作为CMOS器件栅介质材料的SiO₂的物理厚度已逐渐临近极限。同时，由多晶硅栅电极引起的多晶硅耗尽效应、过高的栅电阻、掺杂硼原子扩散等问题也变的越来越严重。这些问题都将有待新材料、新工艺、及新器件结构的开发与优化来解决。

Intel共同创始人高登·摩尔说，采用高介电常数栅介质材料和金属栅电极材料，标志着从推出多晶硅栅MOS晶体管以来，晶体管技术的一个最大的突破，具有里程碑作用。高k栅介质材料的引入可以保证在同等EOT的情况下，有效地增加栅介质的物理厚度，这可使得隧穿电流得到有效的抑制；金属栅电极材料的引入不仅消除了多晶硅栅电极的耗尽效应和掺杂原子扩散问题，而且还有效地降低了栅电极的电阻，并解决了高k栅介质材料与多晶硅栅之间的不兼容问题。

目前，有关高k栅介质材料的研究已取得了一定的进展。有研究小组报道，通过界面控制和成膜工艺优化，可以获得超薄(EOT：0.5nm，物理厚度：2.4nm)、低漏电流(J_g：10A/cm²)的HfO₂高k栅介质绝缘膜。单纯从高k栅介质薄膜制备工艺的角度来说，这一成果已处于国际领先地位。然而通过器件性能测试发现，随着EOT的极度减小(～0.5nm)，平带电压(V_fb)非常明显地向硅的带隙中间值附近偏移，这主要是由于高k栅介质和金属栅电极的兼容性问题和热稳定性问题造成的，并会极大的增加器件的功耗。有研究小组报道，V_fb的异常偏移现象是由于栅电极/高k栅介质间的特殊界面特性造成的，例如，多晶硅栅/HfO₂界面处Si-Hf键的形成引起的费米能级钉扎效应、金属栅/高k栅介质界面及高k栅介质/SiO₂界面处偶极子的形成引起的费米能级钉扎效应等。显然，金属栅/高k栅介质结构CMOS器件的阈值电压控制技术研究并不只是和金属栅材料本身的功函数有关，而是要把金属栅/高k栅介质结构作为一个整体来研究，并要充分利用栅叠层结构的界面偶极子效应来调节器件的阈值电压。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的是提供一种利用界面偶极子控制阈值电压特性的CMOSFETs器件结构及其制造方法，以有效地控制CMOS器件的阈值电压。

(二)技术方案

为达到上述目的的一个方面，本发明提供了一种利用界面偶极子控制阈值电压特性的CMOSFETs器件结构，该结构包括：

硅衬底；

在硅衬底上生长的SiO₂界面层；

在SiO₂界面层上沉积的第一层高k栅介质层；

在高k栅介质层上沉积的极薄帽层；

在高k栅介质层/极薄帽层结构上沉积的第二层高k栅介质层；

在高k栅介质层/极薄帽层/高k栅介质叠层上沉积的金属栅电极层。

上述方案中，所述SiO₂界面层的厚度为0.3nm～1nm。

上述方案中，所述极薄帽层是极薄多晶硅层或者非晶硅层或者SiO₂层，该极薄帽层被沉积于两层或者多层不同种类的高k栅介质层之间，厚度在0.1nm～5nm之间。

上述方案中，所述高k栅介质层包含两层高k栅介质结构及多层高k栅介质结构。

上述方案中，所述金属栅电极包含一层栅电极结构及多层栅电极结构。