[发明专利]多硬件线程处理器及其业务处理方法有效

专利信息
申请号: 200910093490.3 申请日: 2009-09-24
公开(公告)号: CN101661386A 公开(公告)日: 2010-03-03
发明(设计)人: 李昶 申请(专利权)人: 成都市华为赛门铁克科技有限公司
主分类号: G06F9/38 分类号: G06F9/38
代理公司: 北京同立钧成知识产权代理有限公司 代理人: 刘 芳
地址: 611731四川省*** 国省代码: 四川;51
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摘要:
搜索关键词: 硬件 线程 处理器 及其 业务 处理 方法
【说明书】:

技术领域

发明涉及计算机技术领域,特别是涉及一种多硬件线程处理器的业务处理装置及其业务处理方法。 

背景技术

多核多硬件线程处理器(CPU)中,一个CPU核内通常包含一个流水线(pipeline)以及多个同时运行的硬件线程,其中,每个硬件线程均有自己的上下文环境、寄存器、中断和异常处理,操作系统或应用软件运行在这种硬件线程上,就如同运行在一个CPU上一样,因此,这种硬件线程又称作为虚拟CPU(virtual CPU,vCPU)。由于多个硬件线程共用一个流水线,虽然可以使流水线的性能最大化,但是,若一个硬件线程占用流水线资源过多,势必会降低其它硬件线程的性能,所以需要控制每个硬件线程占用流水线的资源,提高CPU的整体性能。 

目前,对流水线资源的控制主要采用轮询方式、固定频率方式以及优先级方式来对各硬件线程占用流水线的资源进行分配,具体分配方法如下:(1)通过轮询方式来分配各个硬件线程的指令。该种方式下,在每个CPU时钟周期内,每个硬件线程的指令均可平等地调度到流水线中执行。(2)通过固定频率的方式分配各个硬件线程的指令。该种方式下,每个硬件线程被调度到流水线后,执行固定数量的指令后才让出流水线资源。(3)通过优先级的方式分配各个硬件线程的指令。该种方式下,每个硬件线程根据优先级的高低来决定占用流水线资源,优先级高的线程优先获得流水线资源。 

发明人在实现本发明的过程中发现现有技术至少存在以下缺陷:由于一个业务处理流程需要一个CPU核上的多个硬件线程来完成,如防火墙的报文处理,而CPU核的多个硬件线程在处理同一业务流程时,执行前期业务流程的上游硬件线程在报文处理完毕后,交给下游硬件线程继续对其处理时,若下游硬件线程繁忙而无法处理,需要丢弃报文,则执行前期业务流程的上游硬件线程占用的流水线的资源就会浪费掉,因此会降低整个CPU处理业务的性能。 

发明内容

本发明的目的是提供一种多硬件线程处理器的业务处理装置及其业务处理方法,提高整个处理器处理业务的性能。 

为实现上述目的,本发明实施例提供了一种多硬件线程处理器的业务处理方法,包括: 

根据硬件线程的先进先出队列中缓冲报文的数量与预设的阈值之间的关系,获得硬件线程的先进先出队列状态,在所述先进先出队列状态达到预设状态时向上游硬件线程发送控制命令,以控制所述上游硬件线程暂停或继续执行业务处理; 

接收到所述控制命令的上游硬件线程根据所述控制命令对业务进行处理。 

本发明实施例提供了一种多硬件线程处理器的业务处理装置,包括 

硬件线程模块,用于根据硬件线程的先进先出队列中缓冲报文的数量与预设的阈值之间的关系,获得硬件线程的先进先出队列状态,所述状态反映了所述先入先出队列的繁忙程度,在所述先进先出队列状态达到预设状态时向上游硬件线程模块发送控制命令,以控制所述上游硬件线程模块暂停或继续执行业务处理; 

上游硬件线程模块,用于接收所述控制命令并根据所述控制命令对业务进行处理。 

本发明实施例中,处于下游的硬件线程可以根据FIFO队列状态,向其上游硬件线程发送控制命令,控制上游硬件线程对业务的处理,使得上游硬件线程可根据其下游硬件线程的FIFO队列的繁忙状态,控制对业务处理的进度, 避免上游硬件线程处理业务后并将报文发送到下游硬件线程时导致报文丢弃,造成上游硬件线程占用的流水线的资源浪费的问题,可有效提高整个CPU处理业务的性能。 

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。 

图1为本发明多硬件线程处理器的业务处理方法实施例一的结构示意图; 

图2为本发明多硬件线程处理器的业务处理方法实施例二的流程示意图; 

图3为8核CPU的结构示意图; 

图4为8核CPU中一个CPU核中的四个硬件线程对业务的处理流程图; 

图5为本发明多硬件线程处理器实施例一的结构示意图; 

图6为本发明多硬件线程处理器实施例二中硬件线程的结构示意图; 

图7为本发明多硬件线程处理器实施例中状态获取模块的结构示意图。 

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