[发明专利]伪静态存储器及其写操作与刷新操作的控制方法

说明书

技术领域

本发明涉及存储器处理的技术领域，特别是涉及一种可并行控制写操作与刷新操作的伪静态存储器及其控制方法，以及，一种可并行控制读/写操作与刷新操作的伪静态存储器。

背景技术

动态随机存储器(Dynamic Random-Access Memory，DRAM)是一种大容量的存储器，DRAM对存储器阵列的晶体管要求很少(最少时单管就能实现)，十分有利于降低面积开销，故随着系统芯片尺寸的逐渐减小而被广泛应用。由于漏电造成DRAM的晶体管只能将数据保持很短的时间，为了保持数据，DRAM必须隔一段时间刷新(refresh)一次。如果存储单元没有被刷新，存储的信息/数据就会丢失。

静态存储器(Static Random Access Memory，SRAM)是典型高速存储器，公知的是，DRAM的存取速度不如SRAM快。目前，随着系统芯片的尺寸逐渐减小，对存储器所占面积的要求更加小，一种常用的方式为，利用DRAM的内核，制造SRAM，也就是伪静态存储器(伪SRAM)。即伪SRAM具有一个DRAM存储器内核和一个“SRAM型”接口的存储器件。伪SRAM内部的DRAM架构使它比传统SRAM具有更多的长处，例如体积更为轻巧，但是，由于它使用了DRAM内核，因而也需要进行周期性的刷新，以便保存数据。所以同时带来的问题就是刷新导致存取速度上不如真正的SRAM快。可见，存取速度成为伪SRAM存储器的发展瓶颈。

总之，需要本领域技术人员迫切解决的一个技术问题就是：如何能创造性地提出一种伪静态存储器的并行刷新与读/写操作的机制，以提高伪SRAM的存取速度，进而提高伪SRAM的工作效率。

发明内容

本发明所要解决的技术问题是提供一种可控制写操作与刷新操作的伪静态存储器及其控制方法，以提高伪SRAM的存取速度，进而提高伪SRAM的工作效率。

本发明还提供了一种可并行控制读/写操作与刷新操作的伪静态存储器，以进一步提高伪SRAM的存取速度。

为了解决上述问题，本发明公开了一种伪静态存储器，包括第一寄存器组、第二寄存器组、写操作缓冲器及写操作标志寄存器，其中，将需要写入存储器组的新数据及对应的存储器组地址写入第一寄存器组，以及，将写操作缓冲器中已存的数据及对应的存储器组地址写入第二寄存器组；

所述伪静态存储器还包括：

比较器，用于比较当前写操作所针对的存储器组地址，与第二寄存器组中的存储器组地址，并输出比较结果信号；

控制电路，包括第一控制子模块，用于在当前时钟周期写操作与刷新操作冲突时，把第一寄存器组中的数据写入写操作缓冲器、并行执行刷新操作；以及，在写操作标志寄存器的写状态信号为无效标识信号时，将其置为有效标识信号；

以及，在所述写操作标志寄存器的写状态信号为有效标识信号，并且比较器输出地址不同的比较结果信号时，将第二寄存器组中的数据写入其指定的存储器组中。

优选的，所述控制电路还包括第二控制子模块，用于在当前时钟周期写操作与刷新操作不冲突时，将第一寄存器组中的数据写入当前写操作所针对的存储器组、并行执行刷新操作；

以及，在写操作标志寄存器的写状态信号为有效标识信号，且比较器输出地址相同的比较结果信号时，将写操作标志寄存器的写状态信号置为无效标识信号。

优选的，所述第一寄存器组和第二寄存器组分别包括数据存储部分与地址存储部分；所述写操作缓冲器包括数据存储部分与地址存储部分，其数据存储部分与存储器组的容量配置相同，地址存储部分的空间依据存储器组的个数确定；所述写操作标志寄存器为单比特寄存器。

本发明实施例还公开了一种伪静态存储器的写操作与刷新操作的控制方法，所述伪静态存储器包括第一寄存器组、第二寄存器组、写操作缓冲器及写操作标志寄存器，所述的方法包括：

进入当前时钟周期；

将需要写入存储器组的新数据及对应的存储器组地址写入第一寄存器组，以及，将写操作缓冲器中已存的数据及对应的存储器组地址写入第二寄存器组；

如果当前时钟周期写操作与刷新操作冲突，则把第一寄存器组中的数据写入写操作缓冲器、并行执行刷新操作；以及，在写操作标志寄存器的写状态信号为无效标识信号时，将其置为有效标识信号；

以及，在所述写操作标志寄存器的写状态信号为有效标识信号，并且当前写操作所针对的存储器组地址，与第二寄存器组中指定的存储器组地址不同时，将第二寄存器组中的数据写入其指定的存储器组中。

优选的，所述的方法，还包括：