[发明专利]半导体装置及用以制造电路的掩模的形成方法

说明书

技术领域

本发明涉及集成电路掩模的设计，且特别涉及一种在掩模上设计图案的逻辑运算。

背景技术

在集成电路的制造过程中，需用到许多光刻工艺来定义这些集成电路的元件的图案。这些光刻工艺通常包含在晶片上施用光致抗蚀剂；以掩模覆盖光致抗蚀剂，其中掩模上具有所需要的图案；将光致抗蚀剂暴露于光下并显影形成光致抗蚀剂图案。由于掩模上具有图案，会有某些区域的光致抗蚀剂暴露于光下，而其他区域的光致抗蚀剂则不会暴露于光下。然后将暴露(或没暴露)于光下的光致抗蚀剂移除，便可使掩模上的图案转移至光致抗蚀剂上。

在集成电路中某些元件的图案是以其他元件的设计为基础所产生时，掩模上图案的设计经常会涉及逻辑运算。例如，晶体管的源极/漏极区的图案可用逻辑运算“DIFFUSE BOOLEAN NOT POLY”来形成，其意指源极/漏极区是通过从扩散区扣除多晶硅区而产生的。

然而，传统的逻辑运算遭遇到许多限制。例如，图1举例为PMOS晶体管2及NMOS晶体管12两个晶体管的布局(layout)，其中PMOS晶体管2包含扩散区6及栅极多晶硅4，NMOS晶体管12包含扩散区16及栅极多晶硅14。并通过各自对PMOS晶体管2及NMOS晶体管12进行逻辑运算而形成应变接触蚀刻停止层(stressed contact etch stop layer；stressed CESL)的图案。例如，以于一方向上维持有一固定距离ΔX及在另一方向上维持有一固定距离ΔY的方式来扩张扩散区6及16。为了避免设计上的问题，在传统逻辑运算中，应变接触停止层8及18彼此之间会有间隔以确保能够遵守传统的设计规则。

PMOS装置2及NMOS装置12的效能是关系于应变接触停止层8及18的大小。然而，在传统的掩模设计中，即使有额外的空间可供应变接触停止层增大尺寸，应变接触停止层的大小仍是固定的。因此，该装置无法得到更佳的效能。因此，业界需要的是一种新的逻辑运算方法。

发明内容

为了解决上述现有技术中存在的问题，本发明提供一种用以制造电路的掩模的形成方法，包含：提供一电路的设计，其中该电路包含一装置；进行一第一逻辑运算以决定一第一区域，该第一区域用来形成该装置的一第一元件；进行一第二逻辑运算以扩张该第一元件至一第二区域，该第二区域大于该第一区域；在每次进行该第一逻辑运算及该第二逻辑运算的步骤之后，进行该装置的效能评估以选择该第一区域及该第二区域中效能较佳的区域；以及形成一用以形成该第一元件的掩模，其中该掩模包含该第一区域及第二区域中该效能较佳的区域的图案。

本发明也提供一种用以制造电路的掩模的形成方法，包含：提供一电路的设计，其中该电路包含一第一装置及一第二装置；进行一第一逻辑运算以决定一第一区域，该第一区域用来形成该第一装置的第一元件，及决定一第二区域，该第二区域用来形成该第二装置的第二元件，其中该第一区域邻近于该第二区域；决定使用该第一区域及该第二区域的该电路的一第一效能；进行一第二逻辑运算以扩张该第一区域至一第三区域及扩张该第二区域至一第四区域；决定使用该第三区域及该第四区域的该电路的一第二效能；比较该第一效能及该第二效能以得到一比较结果；以及以该比较结果选择以该第一逻辑运算及该第二逻辑运算其中之一为基础来形成该掩模；其中每个掩模皆包含不透光的图案及可透光的图案。

本发明更提供一种用以制造电路的掩模的形成方法，包含：提供一电路的设计，其中该电路包含一PMOS装置及一NMOS装置；进行一逻辑运算以产生该PMOS装置的一第一应力层及该NOMS装置的一第二应力层所需的图案，其中该第二应力层为矩形，且该第一应力层包含一凹口，且其中该第二应力层延伸进入该凹口部分；以及制造包含该第一应力层及该第二应力层的图案的掩模。