[发明专利]半导体器件及其制造方法

说明书

相关申请

本发明要求2008年4月4日申请的韩国专利申请No.10-2008-0031475的优先权，其全文通过引用的方式并入本文中。

技术领域

本发明涉及一种制造半导体器件的方法，且更具体涉及一种在垂直方向上形成有沟道的半导体器件及其制造方法。

背景技术

对发明者而言已知的是，随着半导体器件集成度增加，具有相对于半导体器件的衬底在上下方向上形成的沟道(在本文中称为垂直沟道)且能够实施4F²的配置的半导体器件作为一种改良单元效率的方法。

图1为具有垂直沟道的已知常规半导体器件的示意横截面图。

参看图1，已知半导体器件包括衬底10、具有柱状物头11和柱状物颈12的柱状物图案、用于保护柱状物图案的上部的栅极硬掩模层13、用于保护柱状物头11的侧壁的侧壁保护层14、围绕柱状物颈12的栅极绝缘层15以及栅电极16。此外，可在衬底10和柱状物头11上形成源极区域和漏极区域，且可在柱状物颈12中形成垂直沟道以选择性地连接各区域。

然而，由于在柱状物图案的上述配置中，柱状物颈12的直径小于柱状物头11的直径且栅极硬掩模层13置于柱状物头11上方，因此柱状物图案可能倾斜或附着于另一柱状物图案，如图2中所示。

而且，由于柱状物头11和柱状物颈12通过在无蚀刻停止层的情况下蚀刻而形成，因此各柱状物图案的高度可能会不一致，如H1＜H2。导致不同柱状物图案中的不同沟道长度，如图3中所示。

另外，当在相邻柱状物图案之间的空间中填充导电层以后续形成栅电极16时，由于柱状物图案之间的高深宽比，可能在导电层内部形成空隙21和接缝，如图4中所示。当后续实施图案化导电层的工艺时，由于由前述空隙21和接缝的存在引起的不同蚀刻速度，因此有可能击穿栅极绝缘层15和衬底10(参见图5的22)。此外，由于导电层图案化工艺期间的不适当蚀刻选择比，导致侧壁保护层14可能过度损失，这侵袭了柱状物头11，如图6中所示(参见图6的23)。

发明内容

根据一个或多个实施方案，一种在其上具有导电层的衬底上制造半导体器件的方法，包括：图案化导电层以形成多个开放区域；在每一个开放区域的侧壁上形成栅极绝缘层；在每一个开放区域中形成柱状物图案；和通过移除柱状物图案之间的导电层而在每一个柱状物图案上形成围绕所述柱状物图案的栅电极。

根据一个或多个实施例，一种制造半导体器件的方法包括：在衬底上依次形成第一蚀刻停止层、导电层、第二蚀刻停止层和多个硬掩模层图案；通过使用硬掩模层图案作为蚀刻阻挡来蚀刻第二蚀刻停止层、导电层和第一蚀刻停止层而形成多个开放区域；在每一个开放区域的侧壁上形成栅极绝缘层；在每一个开放区域内形成柱状物图案；形成栅极硬掩模层图案，其覆盖每一个柱状物图案以及围绕所述柱状物图案的导电层的部分；以及通过使用栅极硬掩模层图案作为蚀刻阻挡来蚀刻柱状物图案之间的导电层的部分而在每一个柱状物图案上由所述导电层的部分形成栅电极。

根据一个或多个实施例，一种半导体器件包括：衬底，具有生长于其上的至少一个柱状物图案；栅极绝缘层，其围绕所述至少一个柱状物图案的侧壁延伸且覆盖其侧壁；栅电极，其围绕栅极绝缘层延伸且部分地覆盖栅极绝缘层；和位于栅电极之上的侧壁保护层，其围绕栅极绝缘层延伸且部分地覆盖栅极绝缘层。

附图说明

结合附图通过非限制性实例来说明各种实施方案。

图1为具有垂直沟道的已知半导体器件的示意性横截面图。

图2至图6为表示在已知半导体器件中可能出现的各种缺陷的电子显微镜照片。

图7A至图12B为说明根据各种实施方案的制造具有垂直沟道的半导体器件的方法的示意图。

具体实施方式

在附图中，为了清晰说明，层及区域的尺寸被放大。在整个附图中，相同的附图标记表示相同的元件。另外，在层的附图标记之后的不同英文字母字符表示层在一个或多个处理步骤之后的不同状态，如由于蚀刻工艺或抛光工艺导致的层的部分变形。

还应理解，当层称为位于另一层或衬底″上/下″时，层可直接位于所述另一层或衬底上/下，或也可存在中间层。另外，当层称为在两个层″之间″时，层可为所述两个层之间的唯一层，或也可存在一个或多个其它层。

图7A至图12B描述根据各种实施方案的制造具有垂直沟道的半导体器件的方法。

如图7A及图7B中所示，在衬底31上依次形成第一绝缘层32、导电层33、第二绝缘层34和硬掩模层35。