[发明专利]混合自动重传请求的接收方法和装置

权利要求书

1.一种混合自动重传请求的接收装置，其特征在于，包括：

比特收集单元，用于读取解交织后的比特序列，完成地址的转换并输出所 述比特序列；

去二次速率匹配单元，用于对所述比特收集单元输出的比特序列进行去二 次速率匹配；

存储单元，用于存储所述去二次速率匹配单元输出的比特序列，并控制并 行输出去一次速率匹配系统位、去一次速率匹配第一校验位、去一次速率匹配 第二校验位的比特；

去一次速率匹配单元，用于对所述存储单元并行输出的比特进行去一次速 率匹配。

2.根据权利要求1所述的接收装置，其特征在于，所述存储单元包括：

缓存模块，用于对所述去二次速率匹配单元输出的比特序列进行存储；

取数控制模块，用于从所述缓存模块中存储的比特序列中并行读取并输出 所述去一次速率匹配系统位、去一次速率匹配第一校验位、去一次速率匹配第 二校验位的比特。

3.根据权利要求2所述的接收装置，其特征在于，所述取数控制模块包括：

第一取数控制模块，用于从所述缓存模块中存储的比特序列中读取并输出 所述去一次速率匹配系统位的比特；

第二取数控制模块，用于从所述缓存模块中存储的比特序列中并行读取并 输出所述去一次速率匹配第一校验位的比特；

第三取数控制模块，用于从所述缓存模块中存储的比特序列中并行读取并 输出所述去一次速率匹配第二校验位的比特。

4.根据权利要求3所述的接收装置，其特征在于，所述存储单元，还包括：

存储控制模块，用于在当前接收的比特序列是新传的时，将所述新传的比 特序列进行存储；在当前接收的比特序列是重传的时，将所述重传的比特序列 与所述缓存模块中存储的与所述重传的比特序列相同的比特序列进行合并，并 将合并后的比特序列存储到所述缓存模块。

5.根据权利要求4所述的接收装置，其特征在于，所述存储控制模块包括：

判断模块，用于判断当前接收的比特序列是新传的还是重传的；如果是新 传的，则将所述去二次速率匹配单元输出的比特序列输入到所述缓存模块进行 存储；如果是重传的，则将当前接收的比特序列输出到重传合并模块并通知第 四取数控制模块；

第四取数控制模块，用于从所述缓存模块中存储的比特序列中读取并输出 与所述判断模块输出到所述重传合并模块的比特序列相同的比特序列；

所述重传合并模块，用于将所述第四取数控制模块输出的比特序列与所述 判断模块输出的比特序列进行合并，并输出到所述缓存模块进行存储。

6.根据权利要求5所述的接收装置，其特征在于，所述第一取数控制模块、 第二取数控制模块、第三取数控制模块或第四取数控制模块包括：读数模块和 寄存模块；

所述寄存模块，用于寄存并输出所述读数模块读取的比特；

所述读数模块，用于在所述寄存模块中的比特输出后向所述缓存模块读取 相应的比特并输入到所述寄存模块。

7.根据权利要求5所述的接收装置，其特征在于，所述存储单元还包括：

排队控制模块，用于对所述第一取数控制模块、第二取数控制模块、第三 取数控制模块和第四取数控制模块的读数请求进行排序。

8.根据权利要求7所述的接收装置，其特征在于，

所述存储控制模块还包括：写数控制模块，用于对所述判断模块输出的新 传的、或重传合并单元输出的合并后的比特序列进行串并转换，并向排队控制 模块请求将所述串并转换后的比特序列存储到所述缓存模块；

所述排队控制模块，还用于将所述写数控制模块的请求与所述第一取数控 制模块、第二取数控制模块、第三取数控制模块和第四取数控制模块的读数请 求进行排序。

9.根据权利要求2至8中任一项所述的接收装置，其特征在于，所述缓存 模块为单口RAM。