[发明专利]频率转换机制及方法

说明书

技术领域

本发明涉及一种频率转换，特别是涉及一种频率转换机制及方法，是应用于用以测试液晶模块(即模组，本文均称为模块)的信号产生单元环境中，本发明的频率转换机制及方法可处理30MHz以下的像素点频率且所输出的低压差分信号(LVDS)的频率范围宽广。

背景技术

锁相回路(PLL)常用来精确控制时钟脉冲或频率，例如，无线电波的频率调谐或是数字产品的时钟脉冲控制，皆利用锁相回路来设计频率控制回路。

锁相回路的主要原理，基本是一种类似运算放大器般的负反馈电子电路结构。锁相回路主要有两个输入端，分别是：参考输入频率荡晶体作为基准参考与回馈输入频率(Fvco)，一起连接到锁相回路内部的相位/频率检知器(PFD，Phase/Frequency Detector)。相位/频率侦测器会比较参考频率与回馈频率两者间的差别，检测出两者间的相位与频率的差异量，当参考频率高于回馈频率时，相位/频率检知器(PFD)Up端会输出Up脉波；反之若是参考频率低于回馈频率时，相位/频率检知器(PFD)Dn端会输出Dn脉波。相位/频率侦测器产生的脉波信号随后经由电流控制器以及回路滤波器，转换成为最后一阶电压控制振荡的控制电压，产生回馈输入频率(Fvco)时钟脉冲信号的输出。若输出的时钟脉冲信号直接连接负反馈频率输入端，则形成相位锁定回路，输出端所送出的回馈输入频率(Fvco)的时钟脉冲信号将会被用来锁定参考输入频率(Fref)，使与参考频率同步保持一致的相位与频率状态。当回馈输入频率(Fvco)与参考输入频率(Fref)的频率与相位一致，则整个相位回路为锁定(Locked)。

应用于液晶模块检测时，目前现有习知的可程序化逻辑闸阵列(FPGA，Field-Programmable Gate Array)的锁相回路具有高频/低频切段应用，惟，无法高低频全频段同时涵盖，而仅能以单一频段来运作。且，目前现有习知的可程序化逻辑闸阵列的锁相回路，应用于低压差分信号输出时，锁相回路(PLL)无法解决的低频频率(例如，30MHz以下)限制问题。

举例而言，在液晶模块检测，在低压差分信号(LVDS)输出并应用锁相回路时，当视讯标准解析度为640*480而所传输的像素点频率为25MHz，点频率25Mhz接收端无法处理接收信号，而无法对液晶模块进行测试。

所以如何寻求在液晶模块测试时，可解决目前现有习知的可程序化逻辑闸阵列(FPGA)的锁相回路无法高低频全频段同时涵盖的情形；以及，可解决目前现有习知的可程序化逻辑闸阵列(FPGA)的锁相回路，应用于低压差分信号(LVDS，Low Voltage Differential Signal)输出时，在液晶模块测试，锁相回路无法解决当视讯标准解析度为640*480而所传输的像素点频率为25MHz的低频频率(例如，30MHz以下)限制，均为待解决的问题。

由此可见，上述现有的频率转换机制及方法在产品结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的一种频率转换机制及方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的主要目的在于，克服现有的频率转换机制及方法存在的缺陷，而提供一种新的频率转换机制及方法，所要解决的技术问题是使其应用于用以测试液晶模块的信号产生单元环境中，本发明的频率转换机制及方法可处理30MHz以下的像素点频率、且所输出的低压差分信号(LVDS)的频率范围宽广，非常适于实用。

本发明的另一目的在于，克服现有的频率转换机制及方法存在的缺陷，而提供一种新的频率转换机制及方法，所要解决的技术问题是使其应用于用以测试液晶模块的信号产生单元环境中，本发明的频率转换机制及方法，可解决目前现有习知的可程序化逻辑闸阵列(FPGA)的锁相回路无法高低频全频段同时涵盖的问题，从而更加适于实用。

本发明的再一目的在于，克服现有的频率转换机制及方法存在的缺陷，而提供一种新的频率转换机制及方法，所要解决的技术问题是使其应用于用以测试液晶模块的信号产生单元环境中，本发明的频率转换机制及方法，可解决目前现有习知的可程序化逻辑闸阵列(FPGA)的锁相回路，应用于低压差分信号(LVDS)输出时，在液晶模块测试，锁相回路无法解决的30MHz以下的低频频率传输限制问题，从而更加适于实用。