[发明专利]一种多通道并行纠错的闪存控制方法和装置

说明书

技术领域

本发明涉及存储领域，尤其涉及一种多通道并行纠错的闪存控制方法和 装置。

背景技术

在存储领域中，传统硬盘长期占据主导地位，直到闪存(Flash)存储介 质的飞速发展。目前，闪存已具备很多传统硬盘无法比拟的良好特性，诸如 小尺寸、大容量、非易失性、低功耗等，同时，随着闪存成本价格逐渐降低， 使其逐渐占据存储市场一席之地。

伴随着闪存应用领域的扩大及应用技术的发展，用户对设备读写速度要 求也越来越高。然而，受物理特性的限制，单颗闪存芯片的读写带宽仅在 40MB左右，也就说用单通道读写闪存设备，最大带宽不会超过40MB，这 势必不能满足用户的需求。为了解决这一问题，闪存控制开发人员开发出了 多通道的闪存芯片操作模式，利用多个通道读写以提高闪存绝对读写带宽， 如此可以成倍的提高闪存设备的接口带宽，如：4通道理论带宽是单通道的 接近4倍。

另一方面，为了保证闪存存储数据的可靠性，在闪存控制中设计了ECC (Error Correct Code，纠错码)电路以在一定程度上对数据进行保护，同时 在一定纠错能力范围内恢复数据。当数据写入闪存时，先对其进行编码，编 码完成后将生成的校验位连同编码后的数据一起写入；从闪存读取数据时， 对读出的数据进行译码(分为检错和纠错两部分)，检测并纠正纠错能力范 围内的数据。

目前，ECC操作的单位都是以扇区(512B)为单位，在数据写入过程 中，编码可以与数据写入同步进行，数据读出过程中则不然，译码消耗的时 间超过512B数据传输时间，这势必会影响读带宽，对此，通常采用流水纠 错设计避免译码延迟对读带宽的影响。然而，一方面，流水纠错设计需要缓 存每个扇区数据，直到译码完成，这样会消耗扇区数据大小的额外存储资源； 另一方面，目前的纠错码设计都只针对单通道，没有专门针对多通道，而多 通道并行读写的方式使得闪存设备接口读写带宽成倍增长，也就是说，到达 用户端的将是一个单通道、高速度的数据流。

发明人在实现本发明的过程中发现，如果将纠错码放在接近用户端的主 通道上实现，会给纠错码设计带来很大的压力，纠错电路本身很难达到一个 较高的时钟频率，这会影响整个系统性能；如果将纠错码放在每个通道上实 现，每个通道都需要复制一份纠错电路，硬件资源成倍增加，这会导致芯片 面积大大增加。

发明内容

本发明实施例提供一种多通道并行纠错的闪存控制方法和装置，以解决 现有的纠错码电路的设计会影响系统性能及增加硬件资源的问题。

本发明实施例的上述目的是通过如下技术方案实现的：

一种多通道并行纠错的闪存控制方法，所述方法包括：对写入多个通道 内的闪存芯片的写入数据分别进行编码，分别生成对应所述多个通道的校验 位；根据所述校验位分别对所述多个通道内的闪存芯片的读出数据是否发生 错误进行判断；如果任意一个通道内的闪存芯片的读出数据发生错误，则对 发生错误的读出数据进行恢复后传输，并直接传输未发生错误的读出数据。

一种多通道并行纠错装置，所述装置包括：多个编码单元，每一编码单 元用于对写入对应通道内的闪存芯片的写入数据进行编码，生成校验位；多 个检错单元，每一检错单元用于根据所述校验位判断对应通道内的闪存芯片 的读出数据是否发生错误；一个纠错单元，用于在任意一个检错单元的判断 结果为对应通道内的闪存芯片的读出数据发生错误时，对所述发生错误的闪 存芯片的读出数据进行恢复并传输；数据传输控制单元，与所述多个编码单 元、多个检错单元以及所述纠错单元相连，用于控制每一编码单元对写入各 个通道内的闪存芯片的数据进行编码，控制每一检错单元对各个通道内的闪 存芯片中读出的数据进行出错判断，若发现错误，控制所述纠错单元对错误 数据进行恢复；直接传输其他未出现错误的通道内的闪存芯片的读出数据。

通过本发明实施例的针对多通道闪存操作模式进行的纠错码电路设计和 闪存控制方法，对多个通道并行纠错，除了每个通道必要的数据缓存不会消耗 额外的存储资源，在不影响系统性能的前提下也不会增加太多的硬件资源。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部 分，并不构成对本发明的限定。在附图中：

图1为本发明实施例的多通道并行纠错的闪存控制方法流程图；

图2为本发明实施例的多通道并行纠错装置的结构示意图。