[发明专利]系统开路测试的方法

说明书

技术领域

本发明涉及一种系统开路测试的方法，特别是关于一种针对具有静电放电(ESD)保护电路的系统开路测试的方法。

背景技术

系统开短路测试(open/short test)的方法是通过输入一检测信号至待测系统，以确认待测系统的电路是否存在开路或短路等异常情况。图1a与图1b显示两种典型的异常情况。在图1a中，系统10对应于电源供应电压端VCC的接线存在开路，而导致电源无法供应至系统内部。在图1b中，系统10对应于接地端VSS的接线存在开路，而导致系统的接地电压呈现浮置状态(floating)。

一般而言，为了避免静电放电造成的干扰或甚至损毁电路，电路系统必须设置静电放电(ESD)保护电路提供保护。图2是一典型的具有静电放电保护电路的电路系统10的方块示意图。如图中所示，此电路系统10具有一内部电路12与二个静电放电保护电路14。来自信号输入管脚IN的信号经过内部电路12处理后，由信号输出管脚OUT输出。二个静电放电保护电路14分别连接于信号输入管脚IN与接地端VSS之间以及信号输出管脚OUT与接地端VSS之间，以保护内部电路12。

图3为另一典型的电路系统10的方块示意图。如图中所示，此电路系统10具有一内部电路12与四个静电放电保护电路14。四个静电放电保护电路14分别连接于信号输入管脚IN与接地端VSS间、信号输出管脚OUT与接地端VSS间、信号输入管脚IN与电源供应端VCC间以及信号输出管脚OUT与电源供应端VCC间。

以电路系统10与接地端VSS的连线存在开路的情况为例，如图2所示，电路系统10的接地电压是呈现浮置状态。此接地电压值会随着输入信号的电压值改变，而影响输出信号的电位，进而可能导致系统受损。

发明内容

有鉴于上述问题，本发明的主要目的在于提出一系统开路测试的方法，通过顺向连接一个二极管至待测系统的信号输入管脚，以消除静电放电(ESD)保护电路对于开路测试所造成的不利影响。

为实现上述目的，本发明的一实施例提供一种系统开路测试的方法。首先，提供一待测系统。此待测系统具有至少一静电放电保护电路、一信号输入管脚、一第一电压端与一第二电压端。静电放电保护电路的一端耦接信号输入管脚，另一端耦接第一电压端。并且，静电放电保护电路具有一内部二极管。随后，连接一个二极管至信号输入管脚。此二极管的导通方向与静电放电保护电路的内部二极管的导通方向相反。接下来，通过此二极管提供一测试信号至待测系统以进行测试。

在本发明的一实施例中，此静电放电保护电路具有一金属氧化物半导体晶体管。

在本发明的一实施例中，此静电放电保护电路具有一可控硅整流器(SCR)。

以上的概述与接下来的详细说明及附图，皆是为能进一步说明本发明为实现技术目的所采取的方式、手段及功效。而有关本发明的其他目的及优点，将在后续的说明及附图中加以阐述。

附图说明

图1a与图1b为一典型系统开路测试的结构的示意图；

图2为一典型待测电路系统的方块示意图；

图3为另一典型待测电路系统的方块示意图；

图4显示本发明系统开路测试的方法的一较佳实施例的流程图；

图5为对应于图4的系统开路测试的结构的一较佳实施例的示意图；

图6a为图5的待测系统内的静电放电保护电路的一较佳实施例的电路图；

图6b为图5的待测系统内的静电放电保护电路的另一较佳实施例的电路图；

图7显示本发明系统开路测试的方法的另一较佳实施例；

图8a与图8b显示本发明系统开路测试的方法的又一较佳实施例；

图9a为图8a的电路所对应的半导体结构一较佳实施例的剖面示意图；

图9b图为图8b的电路所对应的半导体结构一较佳实施例的剖面示意图。

其中，附图标记：

系统10

内部电路12

待测系统20

内部电路22

静电放电保护电路14，24，24’，34，44

电源供应电压端VCC

接地端VSS

信号输入管脚IN

信号输出管脚OUT

第一电压端V1

第二电压端V2

二极管30，26

电流I

接点N1，N2

测试信号TEST

内部二极管D1，D2

P型掺杂区342，346，442，446

N型掺杂区344，444，448

具体实施方式