[发明专利]半导体结构

说明书

本申请是申请日为2007年3月16日、申请号为200710088698.7、发明名称为“半导体结构及其形成方法”的发明专利申请的分案申请。 

技术领域

本发明关于MOS元件及其形成方法，且特别关于利用DTE程序来改善MOS元件的性能。

背景技术

浅沟槽隔离区(以下简称STI)及扩散区(源/漏极区)的轮廓会强烈影响MOS元件的性能，例如，结电容、栅极氧化漏电流、次临界漏电流、结漏电流等。目前已有人提出具有圆角的扩散区来解决上述问题。但随着减少浅沟槽隔离区及扩散区的尺寸愈来愈小。控制轮廓已经变得愈来愈具有挑战性。

传统MOS元件的制造方法有许多缺点。例如，在形成STI的过程中，会在STI及扩散区上形成不良的凹陷(divot)。凹陷会造成寄生边缘晶体管(parasitic corner transistor)并使电场聚集在STI的边缘，因而产生逆短沟道效应(RNCE)，导致栅极边角漏电流(corner gate leakage)、多晶硅栅极桥接(polygate stringer)并对栅极关键尺寸的控制产生问题。此外，在宽度较小的元件中进行填充后热循环(post-gapfill thermal cycle)时，沿着STI侧壁进行的氧化程序也可能会导致不佳的STI压应力，而降低元件性能。

目前已有利用地形程序的例子。例如，在源/漏极区形成凹陷以改进扩散区的轮廓，再结合高应力接触蚀刻停止层(high-stress contact etch stop layer)技术，以在沟道区内产生更佳的应力，增进MOS元件的性能。

具有凹槽的源/漏极区与应力接触蚀刻停止层可在沟道区中产生更佳的应变效应(strain effects)，然而凹槽会破坏源/漏极电阻与结深度的平衡并可能造成硅化物突穿(punch through)导致源/漏极至基板的漏电流。

因此业界亟需能增进MOS元件性能，却不会产生上述缺点的方法。

发明内容

本发明优选实施例为提供一种改进扩散区的半导体元件，及利用DTE程序来形成MOS元件的方法。

本发明的一个方案为半导体结构，包括：基板，该基板包括第一扩散区及第二扩散区，该第一扩散区有大抵圆弧的第一表面，该第二扩散区有大抵圆弧的第二表面；第一MOS元件在该第一扩散区上；第二MOS元件在该第二扩散区上；第一应力介电层在该第一MOS元件上；以及第二应力介电层在该第二MOS元件上，其中该第一及第二应力介电层具有实质上不同的应力。第一MOS元件优选为NMOS元件，且第二MOS元件优选为PMOS元件，其中该第一介电层有张应力，且该第二介电层有压应力。

如上所述的半导体结构，其中该第一扩散区具有第一长度，且当该第一长度小于约10μm时，该第一扩散区的半径大于约0.5μm。

如上所述的半导体结构，其中该第一扩散区有第一顶部表面，该第二扩散区有第二顶部表面，且其中该第一顶部表面与第二顶部表面有大于 的差距。

如上所述的半导体结构，其中该第一扩散区的中心区高于边缘区。

如上所述的半导体结构，其中该中心区与该边缘区的高度差大于该扩散区长度的1/50。

如上所述的半导体结构，其中该中心区与该边缘区的高度差大于该扩散区长度的10％。

如上所述的半导体结构，其中该第一应力介电层及该第二应力介电层的厚度差约在 至 本发明的另一方案为半导体结构，包括：基板，该基板包括扩散区；沟槽隔离区，邻接该扩散区，且从基板表面延伸至该基板内，其中该扩散区有延伸区延伸至该沟槽隔离区之上；MOS元件在该扩散区；以及应力层在该MOS元件上。该半导体结构包括具有第二MOS元件的第二扩散区。

如上所述的半导体结构，其中该延伸区长度与该扩散区长度的比值大于约3/50。

如上所述的半导体结构，其中该延伸区长度与该扩散区长度的比值大于 约1/10。

如上所述的半导体结构，其中当有源区密度大于约35％时，该延伸区的长度小于约 当该有源区密度介于约15％至35％之间时，该延伸区的长度小于约 当该有源区密度小于约15％时，该延伸区的长度小于约 

本发明的另一方案为半导体结构，包括：基板，包括扩散区；沟槽隔离区，邻接该扩散区，且从该基板表面延伸至该基板内，其中该扩散区呈倾斜状，且靠近栅极电极的第一区实质上高于靠近该沟槽隔离层区的第二区，MOS元件在该扩散区上，以及应力层在该MOS元件上。该半导体结构可包括具有MOS元件的第二倾斜的扩散区。