[发明专利]具有省电控制的展频时钟产生电路

权利要求书

1.一种时钟展频产生电路，用于将输入时钟信号展频成输出时钟信号，所述时钟展频产生电路包括：

时钟延迟链模块，包括多个时钟延迟链，各个时钟信号延迟链包括多个延迟单元，所述时钟延迟链模块用于将所述输入时钟信号延迟以产生延迟时钟信号群，所述延迟时钟信号群包括多个延迟时钟信号；

时钟选择及输出单元，用于选择性地根据所述延迟时钟信号群，产生所述输出时钟信号；

控制单元，耦接至所述时钟延迟链模块及所述时钟选择及输出单元，所述控制单元依据所述输出时钟信号产生多个计数器信号以及依据所述多个计数器信号产生多个省电控制信号，其中，所述时钟选择及输出单元依据所述多个计数器信号，将所述多个延迟时钟信号组合成所述输出时钟信号，其中，所述时钟延迟链模块依据所述多个省电控制信号选择性地开启所述多个时钟延迟链。

2.根据权利要求1所述的时钟展频产生电路，其中，所述时钟延迟链模块进一步包括：多个选择单元，用于耦接所述多个时钟延迟链以形成串联结构，其中所述多个选择单元依据所述多个省电控制信号选择性地开启所述多个时钟延迟链，以产生所述延迟时钟信号群。

3.根据权利要求2所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述形成串联结构的所述多个时钟延迟链依次逐一开启。

4.根据权利要求2所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述形成串联结构的所述多个时钟延迟链依次逐一开启后，又反序逐一关闭，以产生所述延迟时钟信号群。

5.根据权利要求1所述的时钟展频产生电路，其中，所述控制单元依据所述输出时钟信号及展频比率选择值产生所述多个计数器信号、依据所述多个计数器信号及所述展频比率选择值产生所述多个省电控制信号以及依据所述展频比率选择值产生至少一个展频比率设定信号，其中，所述时钟延迟链模块依据所述展频比率设定信号选择所述多个时钟延迟链中至少二个时钟延迟链形成对应于所述展频比率选择值的时钟延迟链回路，以产生所述延迟时钟信号群。

6.根据权利要求5所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述时钟延迟链回路的各时钟延迟链依次逐一开启，以产生所述输出时钟信号。

7.根据权利要求5所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述时钟延迟链回路的各时钟延迟链依次逐一开启后，又反序逐一关闭，以产生所述输出时钟信号。

8.根据权利要求5所述的时钟展频产生电路，其中，所述时钟延迟链模块进一步包括：

多个第一选择单元，用于耦接所述多个时钟延迟链以使所述多个时钟延迟链形成串联结构；

多个第二选择单元，用于耦接所述多个时钟延迟链的所述串联结构中一个时钟延迟链的输出端与不相邻的另一时钟延迟链的输入端；

其中所述多个第一选择单元及所述多个第二选择单元，依据所述多个省电控制信号及所述至少一个展频比率设定信号，选择所述多个时钟延迟链中至少二个时钟延迟链形成对应于所述展频比率选择值的所述时钟延迟链回路，以产生所述延迟时钟信号群。

9.根据权利要求8所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述时钟延迟链回路的各时钟延迟链依次逐一开启，以产生所述输出时钟信号。

10.根据权利要求9所述的时钟展频产生电路，其中，所述控制单元产生所述多个省电控制信号以控制所述时钟延迟链回路的各时钟延迟链依次逐一开启后，又反序逐一关闭，以产生所述输出时钟信号。