[发明专利]具有芯片选通电极的半导体封装和堆叠半导体封装

说明书

技术领域

本发明涉及半导体封装以及具有相同构造的堆叠半导体封装，特别是涉 及具有芯片选通电极(chip selection through electrode)以选取半导体芯片的 半导体封装以及具有该芯片选通电极的堆叠半导体封装。

背景技术

近来，半导体芯片技术发展导致半导体芯片能够储存大量的数据，并能 够在短时间内处理大量的数据，而半导体封装中含有多个半导体芯片。

在堆叠半导体封装技术中，为了加强数据储存能力与数据处理速度，至 少堆积两片半导体芯片。

堆叠半导体封装需要结构适合地选择一个堆叠半导体芯片用以输入或 输出数据。在传统的堆叠半导体封装中，各半导体芯片由不同的芯片选择图 案形成，使其得以选用各自的半导体芯片。

然而，此选用堆叠半导体芯片的方法需要使用不同图案的掩模用于半导 体芯片的不同的芯片选择图案。如此必须利用不同掩模来形成不同的芯片选 择图案，大大增加堆叠半导体封装制造工艺的复杂性，并增加了堆叠半导体 封装制备所需的时间。

发明内容

本发明的各实施例针对于半导体封装具有的形状能使其制造工艺不须 利用不同的掩模来形成不同的芯片选择图案，并能在较短时间内完成。

另外，本发明的各实施例针对于使堆叠半导体封装具有上述半导体封 装。

在一个实施例中，半导体封装包括：半导体芯片，其包括电路单元和焊 垫，该焊垫包括数据焊垫与芯片选择焊垫，其每一个都与电路单元电连接； 至少两个芯片选通电极，贯穿芯片选择焊垫与半导体芯片，并具有电连接到 芯片选择焊垫的第一贯通电极和与芯片选择焊垫电绝缘的第二贯通电极。

芯片选择焊垫包括导电层，而此导电层可包括用以绝缘第二贯通电极的 开口。

该第一贯通电极和第二贯通电极以矩阵方式设置。

芯片选择焊垫的数目可多于一个。

芯片选择焊垫的面积大于数据焊垫的面积。

在另一个实施例中，堆叠半导体封装包括：多个半导体芯片，其互相堆 积，并且各半导体芯片都具有电路单元、数据焊垫和芯片选择焊垫；以及芯 片选通电极，其贯穿芯片选择焊垫和对应于该芯片选择焊垫的半导体芯片， 其中各芯片选通电极电连接到不同半导体芯片的芯片选择焊垫。

半导体芯片的各芯片选择焊垫包括导电层，并且各芯片选通电极电连接 到不同半导体芯片的芯片选择焊垫的导电层。

对应于未电连接到芯片选择焊垫的芯片选通电极的部分，导电层可包括 开口，用以绝缘芯片选通电极。

或者，对应于未电连接到芯片选择焊垫的芯片选通电极的部分，导电层 可包括绝缘构件，用以绝缘芯片选通电极。

芯片选择焊垫的数目可多于一个。

芯片选通电极以矩阵方式设置。

芯片选通电极设置在贯穿半导体芯片的芯片选择焊垫的通孔内。

芯片选通电极的数目可等于或多于堆叠半导体芯片的数目。

芯片选择焊垫的面积大于数据焊垫的面积。

附图说明

图1为根据本发明实施例的半导体封装的平面图。

图2为图1中‘A’部分的放大图。

图3为图1中沿线段I-I’的截面图。

图4为图3中‘B’部分的放大图。

图5为根据本发明实施例的堆叠半导体封装的透视图。

图6至图9为图5中的堆叠半导体封装内的第一至第四半导体芯片的平 面图。

图10为图6至图9所示的半导芯片堆积成的堆叠半导体封装的平面图。

图11为图10中沿线段II-II’的截面图。

图12为图10中沿线段III-III’的截面图。

图13为图10中沿线段IV-IV’的截面图。

[符号说明]

10：电路单元                   20：数据焊垫

30：芯片选择焊垫               90：焊垫

100：半导体芯片                200：芯片选通电极

300：半导体封装                210：第一贯通电极

220：第二贯通电极              34：导电层