[发明专利]在小间距器件制造中减少分层的方法

说明书

技术领域

本发明一般涉及集成电路，并且更具体涉及具有小于光刻分辨率极限的间 距的集成电路的制造。

背景技术

集成电路尺寸的减小需要减小光刻分辨率极限。一般说来，集成电路的最 小间距不能小于光刻分辨率极限。然而，也有例外。通过采用某种技术，可能 将集成电路的间距减小到光刻分辨率极限以下，尽管这种技术通常需要更多的 工艺步骤。

附图1到3示出传统工艺中实现低于光刻极限的间距的中间步骤的剖面 图。参照附图1，提供硅衬底10，在随后的工艺步骤中，刻蚀所述硅衬底10 以形成图形，例如鳍片。所述鳍片的形成需要用于光刻目的的覆盖层的帮助。 所述覆盖层包括第一灰化可去除电介质(ARD)12，氮氧化硅14，第二ARD16， 氮氧化硅18，和光刻胶20。构图光刻胶20。

参照附图2，通过干刻蚀将光刻胶20的图形转移到下氮氧化硅18和第二 ARD16上。典型地，氮氧化硅18具有留在第二ARD16上的剩余部分。接着， 如附图3所示，使用等离子增强型化学气相沉积(PECVD)形成间隔层(spacer layer)22。在大间距技术时代，例如，大于约50nm，间隔层22是相对保形的。 然而，对于使用50nm及以下技术来形成的集成电路，该方法不再适用。原因 是PECVD对表面条件敏感。因此，所得到的间隔层22是高度不保形的，并 且对于低于50nm的技术，这样的不一致性变得过于显著。应当注意间隔层22 的帽盖部分的厚度显著地大于在第二ARD16侧壁上的间隔层22的侧壁部分 的厚度。在随后的步骤中，需要从间隔层22的所述侧壁部分之间移除第二 ARD16。因此，间隔层22的帽盖部分增加的厚度对随后的工艺步骤产生了不 利影响。

另一方面，用于形成保形膜的沉积方法，例如原子层沉积(ALD)，不能 用于解决上述问题。已经发现当ALD用于形成间隔层22时，如附图2所示第 二ARD16脱落。因此，需要新方法来解决上述问题。

发明内容

根据本发明的一个方面，一种形成集成电路结构的方法包括：提供衬底； 在所述衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成第二硬掩膜层； 构图所述第二硬掩膜层以形成硬掩膜；以及在构图所述第二硬掩膜层之后，烘 焙所述衬底、所述第一硬掩膜层、和所述硬掩膜。在所述烘焙步骤之后，形成 间隔层，其包括在所述硬掩膜顶部上的第一部分，以及在所述硬掩膜相对的侧 壁上的第二部分和第三部分。所述方法还包括：在包括未移除的剩余部分所述 第二部分和所述第三部分的情况下，移除所述间隔层的第一部分；移除所述硬 掩膜；以及用所述间隔层的第二部分和第三部分作为掩膜来构图所述第一硬掩 膜层。

根据本发明的另一个方面，一种形成集成电路结构的方法包括：提供半导 体衬底；在所述半导体衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成 氧化层；在所述氧化层上形成第二硬掩膜层；构图所述第二硬掩膜层以形成相 互临近的第一硬掩膜和第二硬掩膜；在构图第二硬掩膜层步骤之后，在第一温 度下，烘焙所述衬底、所述第一硬掩膜层、所述第一硬掩膜和所述第二硬掩膜； 以及在烘焙步骤之后，在不低于所述第一温度的第二温度下形成间隔层。所述 间隔层包括在所述第一硬掩膜的相对的侧壁上的第一部分和第二部分、以及在 所述第二硬掩膜的相对的侧壁上的第三部分和第四部分。所述第二部分和所述 第三部分相面对且在空间上相互分离。所述方法还包括从所述间隔层的第二部 分和第二部分之间移除所述第一硬掩膜，并且同时从所述间隔层的第三部分和 第四部分之间移除所述第二硬掩膜；以及使用所述间隔层的第一部分、第二部 分、第三部分和第四部分作为掩膜来构图所述第一硬掩膜层。

还根据本发明的另一个方面，一种形成集成电路结构的方法包括：提供衬 底；在所述衬底上形成第一硬掩膜层；邻接并在所述第一硬掩膜层上形成粘附 层；邻接并在所述粘附层上形成氧化层，其中所述氧化层具有比所述粘附层低 的硅原子百分比；在所述氧化层上形成第二硬掩膜层；构图所述第二硬掩膜层 以形成硬掩膜；形成间隔层，其中所述间隔层包括在所述硬掩膜的相对的侧壁 上的第一部分和第二部分；从所述间隔层的第一部分和第二部分之间移除所述 硬掩膜；以及使用所述间隔层的第一部分和第二部分作为掩膜来构图所述第一 硬掩膜层。

通过执行本发明的实施例，解决了所述分层问题，因此可形成具有更小间 距的部件特征。

附图说明