[发明专利]一种检测时序约束冲突的方法和装置

说明书

技术领域

本发明涉及专用集成电路设计技术领域，具体涉及在专用集成电路设计中的一种检测时序约束冲突的方法和装置。

背景技术

ASIC(Application Specific Intergrated Circuits专用集成电路)设计可以分为前端设计和后端设计，前端设计人员根据设计要求文档输出网表(netlist)文件和时序约束(Timing Constraint)文件。网表文件给出了芯片设计使用的各个器件以及器件之间的逻辑连接关系，但并没有给出各器件物理上是如何放置的；时序约束文件用于制定数据信号(和/或时钟信号)相对于时钟信号(和/或数据信号)需要提前或者滞后到达多少时间。由此，对电路中各电路的时间延迟作出了规定。后端设计人员根据前端设计人员输出的网表文件和时序约束文件，对网表级的设计进行布局布线，转变成由标准单元、宏单元和压焊盘(Pad)组成的版图设计，其中标准单元库是由一些基本的逻辑门电路组成的库，每个单元都有相同的版图高度，并且具有多种不同的视图；宏单元包括RAM、ROM和专门的IP模块；Pad包括输入、输出和电源Pad。后端设计人员的设计的一个重要任务是要满足时序约束文件中要求的时序约束。

因此时序约束是ASIC设计要求中的一个重要因素，时序约束冲突是指对同一电路作出了互相矛盾的时序约束要求，比如约束1，要求信号A早于信号B到达，约束2要求信号A晚于信号B到达，则对于信号A就存在时序约束冲突等等。显然，时序约束如果存在冲突，是不可能达到设计要求的。但是由于不同的原因，在几乎所有芯片的设计中，都存在时序约束冲突这一问题。

设计人员对于时序约束文件中时序约束是否可以得到满足的检测，目前常用方法是STA法(static timing analysis method静态时序分析方法)，静态时序分析套用了特定的时序模型(Timing Model)，针对特定电路分析其是否违反设计者给定的时序约束。静态时序分析工具的输入是：网表、时序约束以及时序模型，静态时序分析工具实现一些功能帮助使用者进行时序分析，业界工具主要有Sysnopsys的PrimeTime和Cadence的ETS(Encounter Timing System)。在STA过程中，为了能检测出冲突的时序约束，需要通过手动分析时序报告，并调试错误的时序约束。然而，现在的ASIC设计的时序约束报告的条目从10000到100000行，调试工作对于静态时间分析工程师会花费大量时间(几天到几个星期)。ASIC时间驱动布置工具也要花费大量的时间来完成这些目标。如果时序约束文件本身存在时序约束冲突，这一设计目标几乎是不可完成的。在实际的ASIC设计中，经常因为这一原因造成交付的延迟。因此，如果能够在早期获取时序约束冲突，会显著地减少设计中的设计迭代周期(turnaround time)。

在现有的多种STA工具中，IBM Einstimer工具提供了这样的功能：在同样的端口如果存在UDT(User Defined Test用户定义测试)和RAT(Required arrival Time要求到达时间)，就提供警告信息。该功能只能针对端口，而不能应用于内部逻辑，并且只有在上述两种测试重叠时才警告，如果内部逻辑的时序约束冲突，该工具是没有检测功能的。其它STA工具甚至没有相关功能。

上述解决方案的另一个缺陷是对于10000到100000行的时序报告，仅凭手工工作，很难达到100％检测覆盖全部时序约束冲突，，时序约束调试效率非常低。

发明内容

因此，需要一种能够自动100％检测时序约束冲突的方法来减少ASIC项目中的设计迭代周期和工程师资源。

根据本发明的一个方面，提供了一种检测时序约束冲突的方法，包括：接收时序约束文件；将时序约束文件中的全部测试点作为节点，根据时序约束文件中测试点相关的时序约束确定节点间的有向边及该有向边的权重，建立一个有向图；搜索所述有向图的全部有向圈；对于每个有向圈，如果组成该有向圈的有向边的的权重之和满足要求的条件，则确定组成该有向圈的测试点和时序约束存在时序约束冲突。