[发明专利]集成电路芯片焊垫及其制造方法及包含此焊垫的集成电路

说明书

技术领域

本发明涉及一种集成电路制造方法，特别涉及一种设置于集成电路中的 抗天线效应芯片焊垫结构及其制造方法。

背景技术

在利用金属氧化物半导体技术制造集成电路的制造工艺中，通常会包含 使用电荷离子的制造工艺，例如等离子体蚀刻制造工艺或离子注入制造工 艺，举例来说，在一用来形成栅多晶硅图案或内连线金属导线图案的等离子 体蚀刻制造工艺中，静电荷会累积于一浮置栅极多晶硅电极上，使得栅极多 晶硅电极的电压强度大幅增加，导致电荷流入栅氧化层，而陷于栅极氧化层 中或穿越栅极氧化层。上述电荷会大幅降低栅极氧化层强度并导致金属氧化 物半导体元件可靠度下降。

每一多晶硅栅极区域收集正比于其面积的静电荷，然而，一通过多晶硅 接触窗连接于一大面积多晶硅结构或一大面积内连线金属结构的小面积栅 极氧化层区域会累积一不相称的电荷量，导致栅极氧化层区域严重受损。上 述机制即为一般所知的天线效应，因大面积多晶硅或内连线金属面积作为一 天线，收集静电荷，使其流入穿越易受损的栅极氧化层。天线效应的强度正 比于露出的导体面积与栅极氧化层面积之间的比例。

图1为一集成电路的部分俯视图，说明包含避免天线效应的已知技术。 于一半导体结构中，一PMOS晶体管P1形成于一N-阱8中。PMOS晶体管 P1的一栅极电极12电性连接于一长多晶硅导线14。多晶硅导线14通过一 多晶硅接触窗11电性连接于一第一内连线金属层的一长金属导线16。金属 导线16可先电性连接于上内连线层的金属导线，最后再电性连接于一可接 收外部电子信号与转换制造工艺电子信号的芯片焊垫25。如一避免天线效应 发生于长多晶硅导线14结构与金属导线16的作法，一逆向偏压二极管 (reverse-biased diode)D1可设置于多晶硅导线14与一形成于半导体结构中的 N-阱10之间。一般来说，逆向偏压二极管D1的尺寸极小，使得例如在一等 离子体蚀刻制造工艺中，当过量电荷累积于多晶硅导线14上时，在天线效 应发生于栅电极12之前，先会造成逆向偏压二极管D1的击穿。

另一避免天线效应的作法，天线设计规则通常考虑天线本身，例如图1 的多晶硅导线14与金属导线16。当天线至栅极面积超过一预定比例时，超 出的天线面积会划分为数个分离部，而每一分离部具有一符合天线设计规则 的面积大小。当于一下内连线层中形成分离的多晶硅或内连线金属部时，可 因此降低天线效应。这些形成分离的多晶硅或金属区块于后续制造工艺步骤 中通过形成于集成电路上内连线层的金属跨接线可彼此电性耦接。金属跨接 线例如为一于一第二内连线金属层中的金属架桥20，其中介层窗13用于连 接第一内连线金属层的金属导线16与第二内连线金属层的金属架桥20。

当集成电路关键尺寸随着先进技术持续微缩时，例如MOS晶体管栅极 或内连线导线尺寸，却较少对集成电路芯片焊垫的尺寸进行微缩，原因是由 于集成电路芯片焊垫的尺寸必须固定足够大，以在集成电路制造过程中有利 于接受其他制造工艺方法，举例来说，一芯片焊垫必须足够大，以利一集成 电路封装制造工艺，金属导线通过机械方法与芯片焊垫接合，或例如一芯片 焊垫必须具有一足够大的面积，以供一测试探针贴附，测试探针实施一集成 电路测试过程中来自一集成电路测试机台的测试激励源(test stimuli)。因此， 元件关键尺寸微缩的趋势，将使集成电路芯片焊垫的天线效应愈发严重。

然而，上述利用内连线金属层、二极管击穿与金属跨接线的方式对避免 集成电路芯片焊垫天线效应的效果并不大，至少包括下列理由，第一，利用 二极管击穿的方式可能须改变原本集成电路的电路设计，而影响电路效能， 后续内容将对此作更详细说明，第二，芯片焊垫的接合表面通常形成于最上 层的导电焊垫层，而其上再形成金属跨接线并不合适。

发明内容

为克服现有技术的缺陷，本发明的优选实施例提供一种了集成电路芯片 焊垫结构及其制造方法。本发明的芯片焊垫包括一主焊垫部与一环焊垫部。 在一包含形成芯片焊垫结构的电荷制造工艺中，于一集成电路基板中的金属 氧化物半导体晶体管栅极仅电性连接于环焊垫部，使得其天线至栅极的面积 比低于一预定天线设计规则的比例，可有效降低天线效应或使其不发生。主 焊垫部与环焊垫部通过形成于一上内连线金属层或一最上导电焊垫层的金 属架桥彼此电性耦接。本发明的芯片焊垫为一参数测试线上的探针焊垫或集 成电路上的接合焊垫。