[发明专利]核心电源电压的供应方法、存储器阵列电路及集成电路

说明书

技术领域

本发明是关于核心(正)电源电压(core positive voltage supply；CVDD)供应电路与方法，用以提供核心电源电压CVDD至静态随机存取存储器(SRAM)阵列(也称为SRAM阵列电路)中。SRAM阵列时常被嵌入在目前具有外挂式逻辑电路、巨集单元(例如处理器与数字信号处理器(DSP))、模拟前端或是其他电路的集成电路中。硅晶自动编辑器(silicon compilers)或是类似自动化设计工具通常被用来设计(specify)SRAM阵列。随着半导体工艺技术的发展，电路编译工具越来越被广泛使用，理论上使用此电路编译工具生产的SRAM设计，都不需要重新设计而能够在不同的工艺中被重复使用和缩放(scalable)以便增强效能。传统SRAM阵列和嵌入式SRAM阵列的核心电源电压都需要一固定电压，而这个参数也必然地限制电源电压VDD中可允许的压降，因而在电源电压VDD最小值(即最小电源电压VDD_min)上会设有一固定的限制。本发明提供一种改良式电路及方法，用以有效地提供一个可重复使用和可缩放(scalable)的高效节能SRAM阵列，并能在提供足够的静态噪声容限(SNM)给SRAM存储单元的同时，进一步降低最小电源电压VDD_min。

背景技术

在集成电路中，功率消耗和电源管理是一个越来越重要的问题。随着越来越多的电子装置(例如便携式装置)被制造成由电池供电，因此减少功率消耗已经成为一个迫在眉睫的重要问题。

集成电路中也是需要存储装置(storage)的。许多集成电路都需要半永久存储装置来存储各种数据，也越来越多集成电路使用内建(on-board)存储装置。SRAM或是SRAM阵列时常被嵌入在其他逻辑电路、处理器、手机电路或其他功能部件中，以便提供高度整合的单芯片解决方案，有时也称为系统单芯片或是SOICs。

设计方式(或技巧)通常会和允许使用软件电路编译工具(software circuitcompilation tools)的集成电路的设计流程相结合，以便在特定的工艺技术中提供嵌入式SRAM阵列。这些工具使得电路设计者不必重复建立常见且公知的元件。理想上，这些设计通过尺寸缩减“shrinking”或工艺比例缩放(processingscaling)也可在其它工艺技术中重复使用。可缩放(scalable)和可重复使用(reusable)的电路设计能够使得集成电路制造商可以在最小重工(ninimalrework)的情况之下，加快产品上市的时间(time to market)。

随着半导体工艺技术的进步，最小特征尺寸也不断地在缩减。举例而言，从一开始的90纳米工艺发展到65和45纳米，如今32纳米和28纳米工艺已经接近商业化阶段。随着工艺的持续微缩，集成电路中大部分电路的电源电压(VDD)也跟着降低。因为使用最小的电源电压不但能省电还能增加效率，所以对集成电路而言，最小电源电压(VDD_min)这个参数是一个十分重要的效能测量值。随着这个参数的降低，电池供电式应用产品中电路的效用(use)将可大大地提升。对集成电路而言，与日俱增的电池供电式且便携式的应用是十分重要的，例如音乐播放器、手机、移动网页浏览器、PDA、移动电子邮件、膝上型电脑、笔记本电脑、移动电脑、GPS等等。

然而，在传统SRAM阵列(例如使用SRAM编译器生产的SRAM阵列)中，供应至存储单元核心阵列的核心电源电压CVDD具有一些规定，因而限制了降低最小电源电压(VDD_min)可能性。举例来说，在许多传统SRAM设计中，核心电源电压CVDD是被固定且限制在约1.2伏特。如果供应至核心阵列的核心电源电压CVDD和供应至在SRAM存储单元周边并与SRAM存储单元联系的逻辑电路的电源电压VDD之间的压差太大将会导致SRAM产生错误的动作。一般而言，核心电源电压CVDD和电源电压VDD间的电压差(CVDD-VDD)的最大值必须维持在0.35伏特到0.5伏特之间或是更低的范围内。这也表示最小电源电压VDD_min不能被缩减而低于核心电源电压CVDD太多。

图1为一公知SRAM阵列(电路)10的简化方框图。SRAM阵列可为一个单独的集成电路，更典型地说，在现今的应用产品中SRAM可为一个编译设计(compiled design)或是巨集设计(design macro)，例如与其它电路配合的集成电路上的嵌入式存储器。SRAM阵列用以提供一整合系统的静态数据存储。