[发明专利]数据输入/输出电路

说明书

相关申请的交叉引用

本发明要求2008年9月2日提交的韩国专利申请10-2008-0086110 号的优先权，其整个内容通过引用包含于此。

技术领域

本发明涉及半导体存储器设备的数据输入/输出电路，尤其涉及具有 改进的抖动特性的数据输入/输出电路。

背景技术

同步半导体存储器设备与从外部设备提供的时钟同步。特别地，双数 据速率(DDR)同步半导体存储器设备与从外部设备输入的时钟的上升沿 和下降沿同步，从而在一个时钟循环中处理两位数据。DDR同步半导体 存储器设备包括用于数据输入/输出的准确定时的延迟锁相环(DLL)电路。

在同步半导体存储器设备中准确地控制时钟的占空比非常重要。如果 不能准确地控制占空比，则数据可能由于缺少数据边限(data margin) 而失真。

占空比是在一个时钟循环中高水平时期的持续时间与低水平时期的 持续时间的比。例如，50∶50的占空比是指：在一个时钟循环中，高水平 时期和低水平时期占用相同量的时间。

图1是示出根据相关技术的数据输入/输出电路的图。

如图1所示，传统的数据输入/输出电路包括：数据输出电路101、数 据输入电路103以及多个DQ垫105。

数据输出电路101和数据输入电路103经由一个DQ垫双向地输出或 接收数据。即，在半导体存储器设备的读取操作的情况下，在数据输入电 路103没有正在经由DQ垫从外部设备接收数据时，数据输出电路101经 由该DQ垫将数据输出到外部设备。在半导体存储器设备的写入操作的情 况下，在数据输出电路101没有正在经由DQ垫输出数据时，数据输入电 路103经由DQ垫接收数据。

图2是示出图1的数据输出电路101的图。

如图2所示，数据输出电路101包括第一传输线单元203、第二传输 线单元201、输出单元205和输出控制器217。

第二传输线单元201将内部时钟RCLK_DLL和FCLK_DLL传输到 第一传输线单元203，所述内部时钟RCLK_DLL和FCLK_DLL由延迟 锁相环(图3中所示)基于外部时钟EXT_CLK产生，以校正半导体存储器 设备的时钟偏斜。第二传输线单元201可以选择性地包括用于防止内部时 钟RCLK_DLL和FCLK_DLL失真的转发器219。

第一传输线单元203将内部时钟RCLK_DLL和FCLK_DLL传输到 输出单元205。输出单元205包括：数据选通信号输出单元207，其用于 通过使用内部时钟RCLK_DLL和FCLK_DLL输出数据选通信号DQS； 以及多个数据输出单元209、211、213和215，其用于响应于内部时钟 RCLK_DLL和FCLK_DLL将内部数据DATA作为外部数据DQ进行输 出。第一传输线单元203具有用于使内部时钟RCLK_DLL和FCLK_DLL 之间的偏斜最小的时钟树结构，内部时钟RCLK_DLL和FCLK_DLL被 传输到数据输出单元209、211、213和215以及数据选通信号输出单元 207。

连接到相应DQ垫的数据输出单元209、211、213和215中的每一个 在内部时钟RCLK_DLL和FCLK_DLL的上升沿锁存从半导体存储器设 备的存储单元输出的内部数据，并将经锁存的内部数据输出到存储器控制 器。数据选通信号输出单元207将数据选通信号DQS输出到存储器控制 器。因为数据输出单元209、211、213和215以及数据选通信号输出单元 207基于内部时钟RCLK_DLL和FCLK_DLL输出外部数据DQ和数据 选通信号DQS，所以外部数据DQ的相位与数据选通信号DQS的相位匹 配。

存储器控制器基于从数据选通信号输出单元207输出的数据选通信 号DQS接收从数据输出单元209、211、213和215输出的外部数据DQ。

输出控制器217响应于根据半导体存储器设备的操作模式的模式信 号MODE来控制输出单元205。例如，输出控制器217仅针对半导体存 储器设备的写入操作使能第一和第二输出控制信号DQ_EN和DQS_EN， 且数据输出单元209、211、213和215以及转发器219响应于第一和第二 输出控制信号DQ_EN和DQS_EN而使能，以便减少半导体存储器设备 的电力消耗。

图3是示出图2的描述中所提及的延迟锁相环电路的图。