[发明专利]半导体晶粒的接合方法

说明书

技术领域

本发明涉及一种集成电路工艺，特别是涉及一种半导体晶粒的接合方法。

背景技术

随着半导体技术的发展，半导体晶粒变得越来越小。然而，需要将更多的功能整合至半导体晶粒。因此，半导体晶粒需要在更小的范围内封装更多的输入输出焊垫(I/O pads)，使得输入输出焊垫在晶圆上分布的密度快速地增加。于是，半导体晶粒的封装变得更加困难，也使得半导体晶粒的良率受到不好的影响。

封装技术可以分为两个种类。一种典型上是指晶圆级封装(wafer levelpackage，WLP)，其中晶圆上的晶粒在切割前便已经完成封装。晶圆级封装有其优点，例如较高的产量以及较低的成本花费。此外，所需要的底填充物以及封膜化合物也比较少。然而，晶圆级封装亦有其缺点。如前面所提及，晶粒的尺寸变得越来越小，而传统的晶圆级封装仅能为扇入型封装(fan-in type package)，因此每个晶粒的输入输出焊垫直接地被每个晶粒的大小所限制。由于晶粒大小的限制，输入输出焊垫的数量被输入输出焊垫限定的间距所限制。如果将输入输出焊垫的间距减小，以在一个晶粒上加入更多的输入输出焊垫，也许会发生桥接(solder bridge)的状况。此外，在固定球的尺寸的限制之下，锡球一定要有固定的大小，亦即限制被封装到晶粒表面的锡球数量。

在另一种封装技术中，晶粒在被封装至另一晶圆之前，便已经从晶圆上被切割下来，其中只有已知是好的晶片才会被封装。本封装技术的优点在于可以形成扇出形封装(fan-out type package)，亦即晶粒上的输入输出焊垫被重新分配在一个大于晶粒面积的区域，因此能够增加封装在晶粒表面的输入输出焊垫的数量。

请参阅图1所示，晶粒对晶圆的接合包含介电质对介电质接合(dielectric-to-dielectric bonding)，亦被称为熔合接合(fusionbonding)，以及铜铜接合(copper-to-copper bonding)。图1绘示介电质对介电质接合，顶晶粒100接合至底晶粒200之上，其中底晶粒200可以是晶圆的一部份。顶晶粒100中的介电质层102接合至底晶粒200的介电质层202。顶晶粒100和底晶粒200有厚度变化，当顶晶粒100接合至底晶粒200之上时，顶晶粒100的一端可能被施加比起其他端较大的力量，因此被施加较小力量的一端可能没有适当地接合。

请参阅图2所示，同样的状况亦可能发生于铜铜接合。顶晶粒300经由焊垫304及404之间的接合以接合至底晶粒400，其中焊垫304及404可能直接接触，或是经由一层非常薄的焊料接合。因为集成电路体积的缩减，介电质层302与介电质层402之间的间距G(gap)变得越来越小，而表面的总厚度变化(total thickness variation，TTV)变得越来越大，这使得施加接合力其均匀度的要求变得更为严格。当顶晶粒300接合至底晶粒400之上时，总厚度变化可能使得顶晶粒300与底晶粒400的一端变得较其他端为厚。因此，顶晶粒300的一端可能被施加较其他端为大的力量，使得被施加较小力量的一端可能没有适当地接合。

传统上，以上所提及的问题在顶晶粒接合至底晶圆之后，由执行接触后整平来解决。然而，这会导致额外的执行步骤以及较长的执行时间，使得产量下降。因此，本技术需要一个拥有较高产量的接合系统和方法。

由此可见，上述现有的接合方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的半导体晶粒的接合方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

有鉴于上述现有的接合方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的半导体晶粒的接合方法，能够改进一般现有的接合方法，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的主要目的在于，克服现有的接合方法存在的缺陷，而提供一种新型的半导体晶粒的接合方法，所要解决的技术问题是使其将晶粒接合至晶粒或晶圆上时，有较大的产量以及更增进的可信赖度，非常适于实用。