[发明专利]用于降低指令缓存功耗的分支序列缓冲器

说明书

技术领域

本发明涉及嵌入式处理器领域，尤其是一种用于降低指令缓存功

耗的分支序列缓冲器。

背景技术

现代微处理器对存储器容量和速度提出了较高的要求。为了获取更优 秀的性能与经济性，基于时间与空间局部性原理，存储系统被设计为 具有不同的层次。高速缓存（Cache）是介于处理器和主存储器之间的 一个存储层次，提供在一定程序执行时间和空间内，集中访问的一部 分代码。缓存的目标是尽量减少处理器因为访问主存储器而造成的CP U周期的浪费。然而，在提高性能的同时，缓存因其特性，成为处理器 中主要的耗电单元。为了降低处理器整体功耗，设计人员常采用降低 缓存性能的折中方案，从而导致处理器整体性能降低。

指令缓存用于缓存处理器从主存储器中取得的指令代码，一般分为索 引标志存储器和数据存储器。索引标志存储器存储的标志信息用于校 验缓存块是否与来自于处理器的块地址匹配。数据存储器存放被缓存 的指令代码信息。

以一个32位处理器的指令缓存来说明其工作原理，如图1所示。该处理 器采用了一个16324字节（16KB）大小、4路组相联的指令缓存，每一 个块（Block）的大小是16字节。处理器取指令的地址一共32位，被分 为28为块地址和4位块内偏移，其中块地址又由20位标志字段（Tag） 和8位索引字段（Index）构成。

向指令缓存的一次取指令请求如图1所示，其流程为：根据8位索引字 段同时访问4路中的4个缓存块，在有效位置位的情况下取得缓存块标 志和数据信息。将标志与指令块地址中的标志字段进行比较，选取4个 块中结果一致的块数据作为指令代码发送给处理器取指令单元，否则 上报指令缓存缺失。因为替换算法保证，在上述的4个块中至多只有1 块比较结果匹配。

由上述指令缓存取指令过程可知，一次取指令需要开启所有4路的索引 标志存储器和数据存储器，是指令缓存功耗的主要消耗点。

发明内容

为了克服已有的嵌入式处理器的指令缓存取指令过程中存在较大的缓 存功耗的不足，本发明提供一种能有效降低缓存功耗的用于降低指令 缓存功耗的分支序列缓冲器。

本发明解决其技术问题所采用的技术方案是：

一种用于降低指令缓存功耗的分支序列缓冲器，所述分支序列缓冲器 包括：指令缓存单元，用于临时存储预取的指令，采用多路组相连结 构，每个路包括标志位存储器和数据存储器；指令片段信息包括分支 指令目标地址、顺序指令路选信息和分支指令，所述分支序列缓冲器 还包括：

访问控制单元，用于根据分支序列缓冲单元中的路选信息，控制指令 缓存单元中目标路的访问；

分支序列缓冲单元，用于缓存分支指令的目标地址以及其后续顺序指 令路选信息；

访问控制单元获得当前指令片段信息，当所述当前指令片段信息中的 分支指令目标地址与缓存的分支指令的目标地址匹配时，访问控 制单元读取分支序列缓冲单元缓存的顺序指令路选信息，从分支序列 缓冲单元中获得当前访问的路选信息，并根据路选信息选择开启指令 缓存单元中相应的路，直接获得所需的顺序指令，此时无关的路被关 闭访问；不匹配时，访问控制单元记录当前指令片段中所包含的顺序 指令路选信息，分支序列缓冲单元存储来自于访问控制单元的顺序指 令路选信息。

进一步，所述的分支序列缓冲单元为一个循环表，所述循环表包括至 少两个表项，两个表项分别存储分支指令的目标地址和顺序指令路选 信息。

再进一步，存储分支指令的目标地址的目标表项后跟随存储顺序指令 路选信息的路选表项，各个路选表项无间隔地存放于目标表项之后。

更进一步，所述表项中包含用以区分存储内容为分支指令的目标地址 或顺序指令路选信息的标识位。

访问控制单元读取分支序列缓冲单元缓存的顺序指令路选信息的过程 以路指针作为索引，访问控制单元记录顺序指令路选信息的过程以路 指针和项指针作为索引。

利用访问控制单元从分支序列缓冲单元获取到的顺序指令路选信息， 直接向指令缓存单元相应路的数据存储器读取指令。

本发明的技术构思为：分支指令是处理器的一类指令，它引起处理器 执行指令顺序的变化，这一行为称为跳转。处理器执行至分支指令时 ，通过判断条件，决定下一条执行的指令，该指令即为目标指令，其 地址为分支指令的目标地址。