[发明专利]一种低功耗RS锁存器单元及低功耗主从型D触发器

说明书

技术领域

本发明涉及一种D触发器，尤其是涉及一种低功耗RS锁存器单元及低功耗主从型D触发器。

背景技术

随着集成电路制造工艺的快速发展，现有的集成电路的规模和复杂性日益增大，集成电路的功耗问题也越来越突出，功耗已成为集成电路设计中除速度和面积之外的另一个重要约束。集成电路的低功耗设计技术成为当前集成电路设计领域中一个重要的研究热点。CMOS数字集成电路的功耗主要由动态功耗、短路功耗和泄漏电流功耗构成。在0.13μm以上的CMOS工艺中，动态功耗占集成电路总功耗的绝大部分。随着CMOS工艺的进一步发展，工艺尺寸进入纳米数量级，泄漏电流功耗(漏功耗)在集成电路总功耗中的比重逐步增加，研究表明在90nm工艺下，漏功耗已占到整个电路总功耗的约1/3(见文献S.G.Narendra and A.Chandrakasan，“Leakage in nanometer CMOStechnologies”，Springer，2006.)。

在纳米级的CMOS集成电路工艺下，按机理MOS器件存在八种主要漏电流：热载流子发射栅电流、栅氧隧穿、窄沟效应、源漏穿通电流、栅致漏极漏电流、漏致势垒降低、弱反型、PN结反偏。而从电路设计角度看，主要存在三种漏电流：亚阈值漏电流、栅极漏电流、漏源-衬底反偏结电流，其中亚阈值漏电流和栅极漏电流功耗占泄漏功耗中的绝大部分(见文献F.Fallah，M.Pedram，“Standby and activeleakage current control and minimization in CMOS VLSI circuits”，IEICE trans.on Electronics，Vol.E88-C(4)，pp.509-519，2005.)。

触发器电路单元在数字集成电路中有广泛的应用。图1所示为D触发器电路单元示意图。图2所示为广泛应用于数字集成电路设计中的传统单阈值传输门D触发器(ST-TGFF)电路单元基本电路结构。这种电路的特点是电路结构比较简单，其缺点在于没有考虑漏功耗抑制问题，因此在深亚微米CMOS工艺下其漏功耗较大。

S.Mutoh提出了一种采用多阈值技术的D触发器电路，对关键路径采用高速低阈值晶体管，而在功控开关上则采用低漏电流的高阈值晶体管达到减小亚阈值漏功耗的目的(见文献S.Mutoh，S.Shigematsu，Y.Matsuya，H.Fukuda，J.S.Yamada，“A 1-VHigh-Speed MTCMOS circuit scheme for power down application circuits，IEEE JSSC，Vol.32(6)，June 1997.)。该技术虽然能有效减小漏功耗，但是功控开关的引入，增大了动态功耗，减慢了工作速度。当电路处于闲置状态时，功控开关关闭导致输出节点浮空，从而使输出数据存在失真的可能。

James T.Kao提出采用漏反馈技术的漏反馈触发器(LFB FF)(见文献James T.Kao，“Subthreshold leakage control techniques for low power digital circuits”，Doctor of Philosophy inElectrical Engineering and Computer Science at the Massachusetts Institute of Technology，May2001.)，如图3所示。该电路在MTCMOS技术的基础上，加入状态保持电路，解决了状态保持的问题。这种结构的触发器各路径的漏电流均被抑制，减小了闲置态时的漏电流，但是该结构的状态保持电路引入了额外的晶体管及动态功耗。

S.Heo等提出一种采用沟道偏置技术的触发器，该触发器由反相器和三态反相器组成。通过增大晶体管的长度来降低漏电流(见文献S.Heo，Y.Shin，“Minimizingleakage of sequential circuits through flip-flop skewing and technology mapping，”Journal ofSemiconductor Technology and Science，Vol.7(4)，pp.215-220，2007.)，如图4所示。该触发器虽然降低了漏电流功耗，但其上升下降延时却分别提高了34％和24％。

以上电路虽都有一定效果却也存在明显缺点。一、引入的额外电路在降低漏功耗的同时其本身也消耗能量；二、在降低漏功耗的同时影响了电路的性能。