[发明专利]用隐藏面消除的图形处理

说明书

技术领域

这一般涉及集成电路处理装置的图形处理。

背景技术

在图形处理中，三维对象可表示为一系列具有三个点的三角形。 三个点可用于建立表示包含三个点的平面的所谓平面方程。平面方程 指明各三角形点相对于显示屏幕平面的取向。

隐藏面消除或Z缓冲跟踪像素的深度，以减少对于隐藏在画面中 其它多边形后面的多边形所执行的处理。

识别和挑选多边形的遮挡像素可呈现性能提高的较大可能性。

发明内容

根据本发明一个方面，提供一种方法，包括：使用一组像素中少 于所有的像素对所述组的所有像素进行深度测试。

根据本发明另一个方面，提供一种设备，包括：帧缓冲器；以及 与所述帧缓冲器耦合的图形处理器，所述图形处理器用于使用一组像 素中少于所有的像素对所述组的所有像素进行深度测试。

附图说明

图1是根据一个实施例的基于处理器的装置的示意图示；

图2是根据本发明一个实施例可用的像素块的图示；

图3是根据本发明的一个实施例、用于深度测试的分析的图示； 以及

图4是根据一个实施例的深度测试的流程图。

具体实施方式

参照图1，根据本发明的一个实施例，基于处理器的系统能够进 行高性能三维图形处理。在一个实施例中，系统包括主处理器1、芯 片组核逻辑10、图形处理器12、帧缓冲器14、Z缓冲器16、HZ或 分级结构Z缓冲器17、显示屏幕18、键盘/鼠标20和存储器30。存 储器30可包括任何适当的存储器存储装置，以及在一个实施例中包 括采用随机存取存储器芯片所实现的主存储器32、一个或多个硬盘 驱动器34以及例如磁盘或光盘等可移动介质36。

处理器1可经由总线3与芯片组核逻辑耦合。经由总线5与图形 处理器12耦合的芯片组核逻辑10可经由总线6与帧缓冲器以及Z 缓冲器16和分级结构Z缓冲器17耦合。帧缓冲器14、Z缓冲器16 和分级结构Z缓冲器17经由总线7与显示屏幕18耦合，以及显示屏 幕18经由总线8与键盘/鼠标20耦合。

例如音频喇叭、话筒、操纵杆、方向盘、打印机、乐器数字接口 键盘、虚拟现实罩(hood)、活动座位和环境等的其它用户接口元件 可以是处理系统的组成部分，这里例举几种。

图1所示的体系结构是示范性的，并且仅作为根据本发明的一些 实施例可利用的许多处理体系结构其中之一。存储器30可构成作为 有源或无源的任何装置、包含用于指示处理器的计算机指令或者包含 计算机数据的计算机可读介质，例如硬盘、软盘、压缩盘、随机存取 存储器、光存储器或者任何半导体存储器。

根据本发明的一些实施例，一组像素中少于所有的像素可经过深 度测试，而不是测试该组所有像素。深度测试是特定像素到显示屏幕 的距离的测试。深度测试可用于确定被遮挡的像素。多边形的被遮挡 的像素无需处理。遮挡像素处理的这种消除可提高图形性能。

参照图2，多个像素可编组为所说的块。块可包括毗邻的多个像 素，通常至少四个像素。块可以是矩形，但也可使用其它形状。通过 分析块的代表像素的深度，在对于块作为整体的许多情况下，可确定 该块是否会被遮挡。因此，可加速深度测试，因为对每一个像素的深 度测试不一定在每种情况下进行。同样，在对于块作为整体的许多情 况下，可确定该块没有被遮挡，因此该块中的像素没有被遮挡，因而 不需要测试每个像素。

因此，参照图2，在一个实施例中，第一组矩形排列的16个像 素38可构成跨度0，以及第二组矩形排列的16个像素38构成跨度1。 在这个实施例中，在被分析的块构成跨度0和1，其中包括32个像 素，它们在一些情况下可作为一组来分析，以便提高深度测试速度。

包括例如数据流经过图形处理器12的图形流水线可提供表示三 角形的数据，其中三角形又由三个点表示。各点与深度或Z值关联。

平面方程表征三角形中的各像素的深度，其中Z为深度：

Z＝C₀+C_X(x-X_ref)+C_y(y-Y_ref)。