[发明专利]掺杂有较衬底原子扩散速度更慢原子的隔离层的半导体器件

说明书

技术领域

本发明主要涉及半导体器件，尤其是半导体器件的外延层。 

背景技术

掺杂有高浓度磷的硅晶片的电阻率可低于0.001Ω·cm。衬底需要如此低电阻率的原因有很多，其中包括由该衬底形成的器件具有更好的导电性或较低的导通电阻。 

用高浓度磷掺杂硅晶片制造的器件可能需要采取防止磷原子从衬底扩散到有源区或器件区的措施，这种情况在温度升高的制造过程中可能发生，比如在退火时。增加器件外延层厚度，或在器件上增加一层外延层或隔离层，是可以用来降低扩散效应的办法之一。使用较厚的外延层或外加外延层或隔离层可以在衬底和器件/有源区之间增加隔离，从而降低磷原子的扩散。不过，外延层的加厚会产生更高的电阻率(相对于衬底而言)，从而会使器件导通电阻增加，这并不是期望得到的结果。 

因此，该领域所需技术是对半导体器件结构作出改进，使其在降低磷原子从高度磷掺杂的衬底扩散到器件/有源区的可能性的同时，能保持相对较低的导通电阻，并找到形成该结构的方法。 

进而言之，关键是需要半导体器件具有较厚的外延层并带有较低的电阻率，从而可以降低磷原子从高度磷掺杂的衬底扩散到器件/有源区的可能性，并需要找到形成该结构的方法。 

发明内容

本发明提供了一种半导体器件和结构，可大大降低磷原子从高度磷掺杂的衬底到器件有源层的扩散。 

本发明从某种形式上来说，是一个具有高度磷掺杂硅衬底的半导体器件。在衬底上附着一层隔离层，使隔离层材料中掺杂原子的扩散系数低于硅衬底中磷原子的扩散系数。在衬底上同时还附着一层外延层。器件层则附着在衬底、外延层和隔离层上。 

本发明的一个优点是能够大大降低磷原子从高度磷掺杂的衬底向器件有源区的扩散。本发明的另一个优点是降低了隔离层对器件导通电阻的影响。 

附图说明

图1显示了漏极至源极的电阻(R_Dson)以及晶圆级击穿电压(BVDSS)，这是具有磷原子重掺杂衬底的器件外延隔离层厚度所具有的功能，其中，实心圆为R_Dson10数据，斜方形为BVDSS数据，虚线表示衬底上所形成器件的R_Dson10与BVDSS水平； 

图2是本发明半导体器件的一个实施例的某部分的截面图； 

图3显示了相应于不同的温度磷、砷和锑原子在硅衬底中的扩散系数。 

图4显示了在磷原子掺杂衬底上形成的三种不同外延结构的电阻率曲线与外延层厚度的对照，其中，4.0um+1.5um(空心圆)与50.um+0.5um(实心圆)的曲线本质上相同； 

图5是制造本发明半导体器件方法的一个具体实施例的电流示意图。 

参照字符说明表示在几个视图中的对应部分。本文的实施例表示本发明的所选用的一种应用方式，而本发明的应用不仅仅限于该范例所展示的范围。 

具体实施方式

上述内容及本发明的其它特性、优点及实现途径可参照以下发明的应用实例加以说明，结合附图可以得到更好的理解。 

参考附图，特别是图1，图上表示漏极至源极的电阻(R_Dson)以及晶圆级击穿电压(BVDSS)，这是具有磷原子重掺杂衬底的器件外延层或隔离层厚度所具有的功能。R_DSon图对应于所施加的10V栅极电压。外延层或隔离层的电阻率与有源/器件区的电阻率相同。图1中的虚线表示的是在砷掺杂衬底上所形成器件的典型R_DSon及BVDSS水平，其他均与在磷掺杂衬底形成的器件相同。 

从图1中可以明显看到，R_DSon及BVDSS都随在磷掺杂衬底上形成的器件中的外延层及隔离层厚度的增加而增加。图1中还可以明显看到，要达到与图中用虚线表示、在砷掺杂衬底上所形成器件相等的BVDSS，磷掺杂衬底大约需要增加的外延层或外加外延隔离层的厚度为2微米(μ)。不过，增加约2μ外延层或附着外延隔离层的厚度会使R_DSon比1.2μ厚度的外延隔离层器件升高约30％。而理想的状态是通过增加外延隔离层的厚度来降低磷原子的扩散，同时避免R_DSon的升高。