[发明专利]电路结构

权利要求书

1.一种电路结构，包括：

一基底，包括一较高部分及一较低部分；

一图案化掩模层，位于该基底的该较高部分上，且与该较高部分直接接触，该图案化掩模层包括多个间隔；

一缓冲/成核层，沉积于该基底之上，且位于该图案化掩模层的所述多个间隔之中；以及

一三-五族化合物半导体层，位于该图案化掩模层的所述多个间隔之中，且位于该缓冲/成核层之上，并进一步延伸至所述多个间隔之上而于该图案化掩模层及该图案化掩模层的所述多个间隔上形成一连续层。

2.如权利要求1所述的电路结构，其中该基底的该较高部分相较于该基底的该较低部分具有一较高碳浓度。

3.如权利要求2所述的电路结构，其中该基底的该较高部分中的碳浓度较该基底的该较低部分中的碳浓度高出1000倍。

4.如权利要求1所述的电路结构，还包括一中间层，设置于该缓冲/成核层之下，且位于该图案化掩模层中的该间隔之中。

5.如权利要求4所述的电路结构，其中该中间层是一预籽晶层或一过渡层。

6.如权利要求1所述的电路结构，其中该缓冲/成核层包括一三-五族化合物半导体、一金属氮化物、一金属碳化物、一金属碳氮化物、一纯金属、一金属合金、或一含硅材料。

7.如权利要求1所述的电路结构，其中该掩模层包括一介电材料、一金属、或一金属合金。

8.如权利要求1所述的电路结构，还包括：

一额外图案化掩模层，设置于该三-五族化合物半导体层之上，该额外图案化掩模层包括多个间隔；以及

一额外三-五族化合物半导体层，设置于该额外图案化掩模层中的所述多个间隔之中，并进一步延伸至该额外图案化掩模层中的所述多个间隔之上，而于该额外图案化掩模层及该额外图案化掩模层中的所述多个间隔之上形成一连续层。

9.一种电路结构，包括：

一基底，包括一较高部分及一较低部分；

一中间层，设置于该基底的该较高部分之上；

一缓冲/成核层，设置于该中间层之上；

一三-五族化合物半导体底层，设置于该缓冲/成核层之上；

一图案化掩模层，位于该三-五族化合物半导体底层之上，该图案化掩模层包括多个间隔；以及

一三-五族化合物半导体层，设置于该图案化掩模层中的所述多个间隔之中，并进一步延伸至所述多个间隔之上，而于该图案化掩模层及该图案化掩模层中的所述多个间隔之上形成一连续层。

10.如权利要求9所述的电路结构，其中该基底的该较高部分相较于该基底的该较低部分具有一较高碳浓度。

11.如权利要求9所述的电路结构，其中该缓冲/成核层包括一三-五族化合物半导体、一金属氮化物、一金属碳化物、一金属碳氮化物、一纯金属、一金属合金、或一含硅材料。

12.如权利要求9所述的电路结构，还包括：

一额外图案化掩模层，设置于该三-五族化合物半导体层之上，该额外图案化掩模层包括多个间隔；以及

一额外三-五族化合物半导体层，设置于该额外图案化掩模层中的所述多个间隔之中，并进一步延伸至该额外图案化掩模层中的所述多个间隔之上，而于该额外图案化掩模层及该额外图案化掩模层中的所述多个间隔之上形成一连续层。

13.一种电路结构，包括：

一基底，包括一较高部分及一较低部分；

一中间层，设置于该基底的该较高部分之上；

一图案化掩模层，位于该中间层之上，且与该中间层直接接触，该图案化掩模层包括多个间隔；

一缓冲/成核层，设置于该中间层之上，且位于该图案化掩模层中的所述多个间隔之中；以及

一三-五族化合物半导体层，设置于该图案化掩模层中的所述多个间隔之中，且位于该缓冲/成核层之上，并进一步延伸至所述多个间隔之上而于该图案化掩模层及该图案化掩模层中的所述多个间隔之上形成一连续层。

14.如权利要求13所述的电路结构，其中该基底的该较高部分相较于该基底的该较低部分具有一较高碳浓度。

15.如权利要求13所述的电路结构，其中该缓冲/成核层包括一三-五族化合物半导体、一金属氮化物、一金属碳化物、一金属碳氮化物、一纯金属、一金属合金、或一含硅材料。

16.如权利要求13所述的电路结构，还包括：

一额外图案化掩模层，设置于该三-五族化合物半导体层之上，该额外图案化掩模层包括多个间隔；以及

一额外三-五族化合物半导体层，设置于该额外图案化掩模层中的所述多个间隔之中，并进一步延伸至该额外图案化掩模层中的所述多个间隔之上，而于该额外图案化掩模层及该额外图案化掩模层中的所述多个间隔之上形成一连续层。