[发明专利]能够控制读命令的半导体集成电路

权利要求书

1.一种半导体集成电路，包括：

命令解码器，其响应于定义写模式和读模式的外部命令，并且被配置 成根据所述外部命令、与上升时钟同步地提供写命令、并且根据所述外部 命令、与下降时钟同步地提供读命令；

移位寄存器单元，其被配置成响应于所述写命令将外部地址和所述写 命令移位一写等待时间以便提供写地址和经移位的所述写命令；以及

列地址锁存单元，其被配置成在所述读模式下锁存并提供所述外部地 址作为列地址，而在所述写模式下锁存并提供从所述移位寄存器单元提供 的所述写地址作为所述列地址。

2.根据权利要求1所述的半导体集成电路，其中所述移位寄存器单 元包括：

命令移位寄存器，其被配置成当所述写命令被激活时通过将所述写命 令与所述上升时钟同步来将所述写命令移位所述写等待时间；以及

列地址移位寄存器，其被配置成响应于所述写命令、通过将所述外部 地址与所述上升时钟同步来将所述外部地址移位所述写等待时间。

3.一种通过一个地址管脚、使用上升时钟和下降时钟来执行多路复 用的半导体集成电路，所述半导体集成电路包括：

命令解码器，其响应于外部命令，并且被配置成提供第一写命令并且 被配置成提供读命令，其中所述第一写命令与所述上升时钟和所述下降时 钟中的一个时钟同步地提供，且所述读命令与所述上升时钟和所述下降时 钟中的另一个时钟同步地提供；

移位寄存器单元，其被配置成响应于所述第一写命令将外部地址和所 述第一写命令移位一写等待时间以便提供写地址和第二写命令；

突发命令控制器，其被配置成当预定突发长度被超过时提供突发读- 写命令和与所述突发读-写命令对应的突发地址，其中所述突发读-写命 令表明附加的写或读操作，所述突发读-写命令和所述突发地址响应于所 述第一写命令、所述读命令和突发长度来提供；以及

列地址锁存单元，其被配置成在读模式下锁存并提供所述外部地址作 为列地址，在写模式下锁存并提供所述写地址作为所述列地址，并且响应 于所述突发读-写命令来锁存并提供所述突发地址作为所述列地址。

4.根据权利要求3所述的半导体集成电路，其中所述移位寄存器单 元包括：

命令移位寄存器，其被配置成当所述第一写命令被激活时通过将所述 第一写命令与所述上升时钟同步以将所述第一写命令移位所述写等待时 间，来输出所述第二写命令；以及

列地址移位寄存器，其被配置成响应于所述第一写命令、通过将所述 外部地址与所述上升时钟同步来将所述外部地址移位所述写等待时间。

5.根据权利要求3所述的半导体集成电路，其中所述突发命令控制 器包括：

列命令发生器，其被配置成响应于所述第一写命令和所述读命令来提 供写-读命令；

读/写命令控制器，其被配置成响应于所述写-读命令、所述读命令、 所述第二写命令和所述突发长度来提供写-读时钟和突发信号；

突发命令发生器，其被配置成响应于所述写-读命令、所述写-读时 钟和所述突发信号来提供突发读-写命令；以及

突发地址计数器，其被配置成响应于所述读命令、所述第二写命令、 所述突发读-写命令、所述突发长度和所述列地址来提供突发地址。

6.根据权利要求5所述的半导体集成电路，其中所述列命令发生器 被配置成提供所述写-读命令，使得当所述第一写命令被激活时所述写- 读命令具有第一电平，且当所述读命令被激活时所述写-读命令具有第二 电平。

7.根据权利要求5所述的半导体集成电路，其中所述读/写命令控制 器包括：

时钟选择器，其响应于所述写-读命令，并且被配置成在所述写模式 下提供所述上升时钟作为所述写-读时钟，而在所述读模式下提供所述下 降时钟作为所述写-读时钟；以及

突发信号发生器，其被配置成提供被延迟了所述突发长度并且按预定 突发长度划分开的所述突发信号。