[发明专利]形成半导体元件及其栅极结构的方法

说明书

技术领域

本发明涉及集成电路元件，更特别涉及图案化集成电路元件的栅极结构。

背景技术

随着技术节点缩小，半导体工艺开始采用高介电常数的介电材料作为栅极介电层。与公知的氧化硅相较，高介电常数材料的特性在介电层较厚时，仍具有等效氧化厚度(EOTs)。与公知的多晶硅栅极结构相较，采用金属栅极结构的半导体工艺具有较低电阻。

然而上述采用高介电常数的介电材料及金属栅极的方法面临挑战。举例来说，公知的光刻工艺在图案化高介电常数的介电材料及金属栅极时将产生问题。公知移除掩模单元的方法(如干式灰化及湿式蚀刻工艺)会损伤其下的高介电常数的栅极介电层和/或金属栅极薄膜。此外，直接形成光致抗蚀剂特征于金属膜上再图案化光致抗蚀剂特征的方法也同样面临挑战。举例来说，光致抗蚀剂与金属之间的低附着力将会造成光致抗蚀剂剥离。

综上所述，目前亟需改良的方法以图案化金属栅极结构。

发明内容

为了解决现有技术存在的上述问题，本发明提供一种形成半导体元件的方法，包括形成金属层于半导体基板上；形成可溶硬掩模层于金属层上，其中可溶硬掩模层溶于水或显影液中；图案化可溶硬掩模层以形成图案单元；以及以图案单元图案化金属层，以形成至少部分的金属栅极。

本发明也提供一种形成栅极结构的方法，包括形成栅极介电层于半导体基板上，其中栅极介电层包括第一高介电常数的介电材料；形成金属层于栅极介电层上；形成硬掩模层于金属层上，其中硬掩模层包括第二高介电常数的介电材料；图案化硬掩模层及金属层，其中图案化步骤将栅极介电层定义为第一部分及第二部分，且第一部分的栅极介电层位于硬掩模下，而第二部分的栅极介电层位于半导体基板的露出区域；以及移除对应第二部分的栅极介电层的硬掩模层及金属层。

本发明更提供一种形成半导体元件的方法，包括形成金属层于半导体基板上；形成保护层于金属层上；移除部分保护层，使保护层分为第一区域及第二区域，其中第一区域的保护层具有第一厚度而第二区域的保护层具有第二厚度，且第一区域的保护层位于光致抗蚀剂掩模单元下；移除光致抗蚀剂掩模单元后，移除半导体基板上的第二区域的保护层；以及以第一区域的保护层图案化金属层。

与公知技术相较，上述方法改善光致抗蚀剂层的附着力。公知干灰化和/或湿蚀刻等工艺在移除光致抗蚀剂层和/或硬掩模层时，可能损伤金属栅极和/或高介电常数的栅极介电层的问题可通过上述方法改善。

附图说明

图1为本发明一实施例中，以可溶硬掩模层形成栅极结构的方法的流程图；

图2、图3、图4a、图4b、图5、及图6为对应图1的不同步骤中半导体元件的剖视图；

图7为本发明一实施例中，以高介电常数的介电材料作为硬掩模层以形成栅极结构的方法的流程图；

图8-图11为对应图7中不同步骤的半导体元件的剖视图；

图12为本发明一实施例中，以保护层形成栅极结构的方法的流程图；以及

图13-图17为对应图12中不同步骤的半导体元件的剖视图。

上述附图中的附图标记说明如下：

100、700、1200～方法；102、104、106、108、110、112、114、702、704、706、708、710、712、714、716、718、1202、1204、1206、1208、1210、1212、1214、1216～步骤；202、802、1302～基板；204、804、1308～浅沟槽隔离；206、806、1304～第一有源区域；208、808、1306～第二有源区域；210、810、1310～栅极介电层；212～覆盖层；214、812、1312、1314～金属层；216、814～硬掩模层；218～光致抗蚀剂层；218a～曝光部分的光致抗蚀剂层；220～射线；300、600、1700～元件；302、816、1318～图案化光致抗蚀剂层；304、902～图案化硬掩模层；402、904、1602～金属栅极；404～图案化覆盖层；1102～图案化栅极介电层；1316～保护层；1402～图案化保护层；1502～掩模单元；tp1～第一厚度；tp2～第二厚度。

具体实施方式