[发明专利]锁相回路的频率校正装置及其运作方法

说明书

技术领域

本发明是与锁相回路有关，特别地，是关于一种应用于锁相回路的频率校正装置及其运作方法。

背景技术

一般而言，锁相回路(Phase Locked Loop，PLL)可被视为一种输出相位和输入相位的反馈电路系统，用以输入低频率的周期性信号并输出高频率的周期性信号，并且输入与输出之间具有某种恒定的相位关系。锁相回路主要包含相位频率检测器、充电泵、回路滤波器及压控振荡器。实际上，锁相回路已广泛运用于电子与通讯领域里，例如存储器、微处器、硬盘驱动装置、射频无线收发器及光纤收发器等装置中。

请参照图1，图1是绘示传统上应用于锁相回路的频率校正装置的功能方块图。如图1所示，频率校正装置1包含频率检测模块10及状态机器12。其中，频率检测模块10包含乘法器100、第一计数器102、第二计数器104及比较器106。乘法器100耦接至第一计数器102；第一计数器102及第二计数器104均耦接至比较器106；比较器106耦接至状态机器12。至于输入频率校正装置1的参考时脉CKR是由一参考除频器对一参考频率除频后而得；输入频率校正装置1的回馈时脉CKV则是由一主要除频器对锁相回路的压控振荡器所输出的输出频率除频后而得。

当低速的参考时脉CKR输入频率校正装置1时，将会先由乘法器100乘以某一倍数后成为较高速的时脉MCKR，接着，第一计数器102再根据时脉MCKR产生一第一计数。至于高速的回馈时脉CKV输入频率校正装置1后，将会直接由第二计数器104根据回馈时脉CKV产生一第二计数。值得注意的是，由于第一计数器102与第二计数器104所接收到的均是高速的时脉，因此，第一计数器102与第二计数器104均操作于高速状态下。

接着，比较器106将会分别自第一计数器102及第二计数器104接收到该第一计数及该第二计数，并且比较该第一计数及该第二计数以产生一比较结果。该比较结果可以是该第二计数大于该第一计数或该第二计数小于该第一计数。然后，状态机器12再根据该比较结果自两候选频率曲线中选出一最适频率曲线，以根据该最适频率曲线校正锁相回路的压控振荡器的输出频率。值得注意的是，频率校正装置1是于一锁频模式(frequency lock mode)下对锁相回路重复进行上述频率校正的程序，直至经过校正后的输出频率与参考频率大致趋近于一预设比例为止，并且频率校正装置1于每一次重复执行校正程序的过程中均采用相同长度的监控期间(monitoring cycle)。

综上所述，传统的频率校正装置1仍存在许多缺点，亟待克服。举例而言，由于传统的频率校正装置1使用低速的参考时脉CKR且于每一次重复执行校正程序的过程中均采用相同长度的监控期间，故导致频率校正装置1对锁相回路进行频率校正的总校正时间太长。此外，频率校正装置1是采用乘法器100先对低速的参考时脉CKR进行处理后再由第一计数器102根据较高速的时脉MCKR产生第一计数，不仅使得第一计数器102与第二计数器104均需于高速状态下操作，还造成频率校正装置1额外增加乘法器100的成本。

发明内容

因此，本发明的主要目的在于提供一种应用于锁相回路的频率校正装置及其运作方法，以解决上述问题。

根据本发明一方面提供一种频率校正装置。该频率校正装置应用于一锁相回路。该锁相回路包含一参考除频器、一主要除频器及一压控振荡器。该频率校正装置包含一频率检测模块及一二元搜寻模块。该频率检测模块包含一第一计数单元、一第二计数单元、一偏移单元及一比较单元。

该第一计数单元用以自该参考除频器接收一参考时脉并根据该参考时脉产生一第一计数。该第二计数单元用以自该主要除频器接收一第一回馈时脉并根据该第一回馈时脉产生一第二计数，其中该第一回馈时脉的频率快于该参考时脉的频率。该偏移单元用以对该第一计数进行偏移调整以产生一偏移后计数。该比较单元用以比较该第二计数与该偏移后计数以产生一比较结果。该二元搜寻模块即根据该比较结果自三候选压控振荡器频率曲线中选出一最适频率曲线，以根据该最适频率曲线校正该压控振荡器的一输出频率。

根据本发明另一方面提供一种频率校正装置的运作方法。该频率校正装置是应用于一锁相回路，该锁相回路包含一参考除频器、一主要除频器及一压控振荡器。首先，该方法自该参考除频器接收一参考时脉并根据该参考时脉产生一第一计数：接着，该方法自该主要除频器接收一第一回馈时脉并根据该第一回馈时脉产生一第二计数，其中该第一回馈时脉的频率快于该参考时脉的频率。