[发明专利]半导体器件

说明书

技术领域

本发明涉及半导体器件，其中抑制了从金属氧化物半导体(MOS)电容器到硅衬底的漏电流。

背景技术

当在硅衬底上形成MOS电容器和在与施加到硅衬底上的电压相同的电压下使用时，必须在与硅衬底传导性相反的阱区域上形成用于MOS电容器的硅衬底侧的电极。当MOS电容器具有大面积和在高温下使用时，特别地，漏电流在硅衬底和阱区域之间变得相当大，该阱区域中形成用于硅衬底侧的电极，在电路构造中引起问题。

避免上述漏电流的传统方式，包括涉及由第一多晶硅层和第二多晶硅层成相反电极形成电容器的方法，以及涉及由氧化物膜隔离硅衬底和阱区域的方法，在该阱区域中形成硅衬底侧电极，如绝缘体上的硅(SOI)。

除漏电流的问题之外，作为在动态随机存取存储器(DRAM)单元中实现电容器的高集成度的方式，传统上已经使用如JP02-165663A中描述的沟槽电容器(trench capacitor)，该电容器是通过利用在硅衬底中形成的沟槽凹面而形成的。

如上所述，作为抑制从电容器到其他电路寄生流动的漏电流的方式，当由两个多晶硅层形成电容器时，有增加形成第二多晶硅层的步骤的需要，又因为与由中间置入栅氧化物膜的硅衬底和多晶硅形成的电容器相比，电极之间的漏电流大，需要优化第一多晶硅层和第二多晶硅层之间的绝缘膜的质量。另外，当通过使用SOI衬底由氧化物膜隔离阱和硅衬底时，衬底成本增加，成为问题。

发明内容

取代上述使用两个多晶硅层或SOI衬底，本发明利用沟槽电容器以减少作为电容器的硅衬底侧的电极的阱和硅衬底之间的接触面积，从而抑制作为硅衬底侧的电极的阱和硅衬底之间的漏电流。

特别地，本发明提供包含金属氧化物半导体(MOS)电容器的半导体器件，包括：第一传导类型的硅衬底；第二传导类型的轻掺杂阱区域，该阱区域由扩散杂质到硅衬底内而形成；在第二传导类型的轻掺杂阱区域中形成的电荷积累区域；在该电荷积累区域中形成的沟槽；第二传导类型的重掺杂区域，该区域在电荷积累区域外形成并具有比第二传导类型的轻掺杂阱区域的杂质浓度高的杂质浓度；在形成于电荷积累区域的沟槽中和第一传导类型的硅衬底的表面上形成的氧化物膜；在氧化物膜上形成的多晶硅电极；以及被形成以与第二传导类型的重掺杂区域接触的衬底侧电极。

本发明还提供包含MOS电容器的半导体器件，包括：第一传导类型的硅衬底；第二传导类型的轻掺杂阱区域，该阱区域由扩散杂质到硅衬底内而形成；在第二传导类型的轻掺杂阱区域中形成的电荷积累区域；在电荷积累区域中形成的沟槽；第二传导类型的重掺杂区域，该区域在电荷积累区域外形成并具有比第二传导类型的轻掺杂阱区域的杂质浓度高的杂质浓度；在形成于电荷积累区域的沟槽中和第一传导类型的硅衬底的表面上形成的第二传导类型的重掺杂电荷积累区域；在第二传导类型的重掺杂电荷积累区域上形成的氧化物膜；在氧化物膜上形成的多晶硅电极；以及被形成以与第二传导类型的重掺杂区域接触的衬底侧电极。

通过上述手段，可减少第一传导类型的硅衬底和第二传导类型的阱区域之间的接触面积，并因此可减少第一传导类型的硅衬底和第二传导类型的阱区域之间的漏电流。

附图说明

在附图中：

图1是根据本发明的第一实施例的半导体器件的截面图；以及

图2是根据本发明的第二实施例的半导体器件的截面图。

具体实施方式

下面参考附图描述本发明的示范实施例。

图1是根据本发明的第一实施例的半导体器件100的截面图。该半导体器件100具有以下结构。例如，在具有20-30Ωcm电阻的p型硅衬底1中，用诸如约1×10¹⁶cm^-3浓度的磷的杂质形成轻掺杂n型阱区域2到20μm的深度。另外，在轻掺杂n型阱区域2表面的一部分上形成以产生与衬底侧电极8接触的重掺杂n型区域7。重掺杂的n型区域7具有1×10²⁴cm^-3的浓度以及使用磷或砷作为杂质种类。

随后，在硅衬底1的表面上形成多个沟槽3，每一个沟槽3具有5-10μm的深度和2-3μm的开口宽度。形成沟槽3之后，热氧化硅衬底1以在硅衬底1的表面上和沟槽3的内壁上形成厚度的氧化物膜4。在氧化物膜4上，淀积多晶硅膜到的厚度，引入杂质到多晶硅膜以给予电传导性，然后，对多晶硅膜形成图案以在包含多个沟槽3的轻掺杂n型阱区域2上形成多晶硅电极5。电极5下方区域称作电荷积累区域6并用作电容器。然后，在重掺杂n型区域7上形成作为衬底侧电极8的铝合金到大约的厚度。