[发明专利]状态存储电路的时钟控制

说明书

技术领域

本发明涉及状态存储电路领域，该状态存储电路包括不同类型的锁 存器、触发器、寄存器等。更具体地，本发明涉及用时钟信号控制这种 状态存储电路。

背景技术

附图的图1说明使用CMOS电路建立的已知反相mux-D扫描触发器。 功能数据信号d是施加至在包含三个P型门及三个N型门的堆(stack)中 的P型门及N型门。此堆也包括藉由扫描使能信号se及扫描使能信号的互 补nse来开关(switch)的两个门。堆内的最后两个晶体管是藉由对于所 说明的时钟树的输入时钟clk的互补nclk以及自时钟nclk产生的缓冲时钟 bclk来开关的。当扫描使能未被断言(not asserted)时，藉由扫描使能信号 se及扫描使能信号的互补nse来控制的门导通。因此，当时钟nclk是高且 时钟bclk是低时输入数据信号将通过六门堆且被反相。数据信号被断言 (asserted)和输入时钟信号clk的上升边缘之间的时间是触发器的建立(set up)时间。通过该六晶体管堆的信号是在触发器的主控级(master stage) 中捕捉的。三态反相器2在此捕捉期间是非导通的。一旦时钟nclk及时钟 bclk转换，主控级中的数据将会保持，因为该六晶体管堆将被置于第三 态(tristated)。此时，三态反相器2成为导通且在主控级内捕捉的数据 转移至从动级(slave stage)。当输入时钟返回至其原始状况时，则三态反 相器2成为非导通且从动级内的数据将被保持。当数据首次进入从动级 时，其开始驱动输出q且这形成时钟到输出的延迟(clock to output delay) 的末端点。

在图1中也示出两个P型晶体管，其栅极分别藉由扫描输入信号si及 扫描使能信号的互补nse来控制；及两个N型晶体管，其栅极分别藉由扫 描输入信号si及扫描使能信号se来控制。这些门是用来将扫描数据插入 触发器的主控级。当扫描使能被断言时，则信号d的数据路径处于第三 态(tristate)，且若时钟bclk是低及时钟nclk是高，则执行扫描数据插入 的该两组两个晶体管中的一组将主控级上拉或将主控级下拉，这取决于 扫描输入信号si。

图2说明类似于图1中那个的设计的非反相mux-D扫描触发器。具体 地，该六门堆及扫描插入门依相同方式操作。

图1及图2中说明的状态存储电路存在一些问题存储。第一个问题在 于进入至锁存器的功能数据路径是经由六门的堆(即三个P型门及三个N 型门)。这使数据信号传播进入至主控级变慢。此外，定义数据建立时间 (即，六门堆将处于第三态的时间)的相同时钟也用以控制时钟到输出延 迟时间。因此，虽然可能期望延迟六门堆变成第三态的时间以为主控级 允许更长的时间来适当地捕捉数据值，但其后果是增加了该时钟到输出 的延迟。

发明内容

根据一个方面，本发明提供一种状态存储电路，其包含：

三态扫描信号插入电路，其响应于扫描输入信号、第一时钟信号、 第二时钟信号及扫描使能信号，以当所述扫描使能信号被断言时在由所 述第一时钟信号及所述第二时钟信号控制的扫描捕捉时间处取决于所 述扫描输入信号来驱动存储信号；

三态逻辑电路，其响应于一个或多个功能输入信号、第三时钟信号 及第四时钟信号，在由所述第三时钟信号及所述第四时钟信号控制的功 能捕捉时间处取决于所述一个或多个功能输入信号来驱动所述存储信 号；

信号存储电路，其响应于所述存储信号以取决于所述存储信号的值 设定所存储的信号的值，所述所存储的信号的所述值是藉由所述信号存 储电路保持的；及

时钟信号产生电路，其提供所述第一时钟信号、所述第二时钟信号、 所述第三时钟信号及所述第四时钟信号，当所述扫描使能信号被断言 时，所述第三时钟信号及所述第四时钟信号保持在固定值，该值控制所 述三态逻辑电路至其中所述存储信号不由所述三态逻辑电路驱动的状 态。