[发明专利]同步频率合成器

说明书

技术领域

本发明的实施例涉及时钟发生，尤其涉及同步频率合成器。

背景技术

计算机使用时钟倍频器将低频外部时钟信号倍频成高频时钟信号。这样的倍 频器可用于允许微处理器或其一部分能工作在比系统的其他部分更高的频率。或 者，微处理器用的高频时钟信号可被分频成低频以迎合诸如举例而言SATA(串行 ATA)、AGP(加速图形端口)、PCI-E(高速外围组件互连)、SCSI(小型计算 机系统接口)等输入/输出总线的操作。一般而言，集成电路利用时钟信号来同步 IC的不同部分。

在将计算机组件(例如，微处理器)设置为在高于制造商所指定的时钟频率 运行时，便发生超频。一些制造商在超频环境下进行测试以确定不同工作条件下各 组件的安全边际。在将同步电路的工作频率修改成在低于规范的时钟频率运行时， 便发生降频，其也被称为减频。常规电路通过修改时钟发生电路的分频器/倍频器 比来执行超频或降频。每当设置了新分频器/倍频器比时，时钟频率就陡变。结果， 在时钟信号正被改变之时，电路不得不关掉或使用替换时钟信号以避免潜在的错误 操作。

锁相环通常被用于生成时钟信号以供计算机系统中使用。一些锁相环设计纳 入了相位内插器电路以便微调输出时钟的相位值。对于这样的设计，如果在微调 过程后获得了目标相位值，则相位内插器电路的相位设置保持不变。

附图说明

根据以下给出的详细描述以及根据本发明的各种实施例的附图将更完全地理 解本发明的实施例，然而详细描述和附图不应被视为将本发明限定于具体实施例， 而是仅用于解释和理解目的。

图1是同步频率合成器的一个实施例的框图。

图2示出图解根据本发明的一个实施例的时钟信号的移位相位值的相平面图。

图3是用于改变输出时钟的频率的过程的一个实施例的流程图。

图4a示出根据本发明的一个实施例的用于降频操作的相平面图。

图4b是根据本发明的一个实施例的用于降频操作的波形图。

图5图解本发明联合计算机系统的一个实施例的框图。

图6图解与本发明的一个实施例一起使用的计算机系统。

图7图解与本发明的一个实施例一起使用的点对点计算机系统。

具体实施方式

描述了用于生成时钟信号的装置的实施例。在一个实施例中，频率合成器包 括相位内插器、分频器、以及用于确定相位内插器的相位设置的逻辑。各实施例可 联合在不同频率工作的多核处理器和输入/输出设备一起使用。

在以下描述中，阐述众多细节以提供对本发明各实施例更透彻的解释。然而， 将对本领域技术人员明显的是，没有这些具体细节也可实践本发明的实施例。在其 它实例中，以框图形式而非以细节示出了公知的结构和设备以免湮没本发明的实施 例。

注意，对于这些附图以及本公开的其他内容，信号用线条来表示。一些线条 可能较粗以指示更基本的信号路径，和/或可能在一端或更多端上具有箭头以指示 主要信息流向。这并非旨在进行限定。确切而言，其结合一个或更多个示例性实施 例一起使用以便更易于理解电路。如设计需要或偏好所指定的任何所表示的信号可 以实际上包括可在任一方向上行进的一个或更多个信号，并且任一个信号可用任何 合适类型的信号方案(例如，差分对、单端等)来实现。

概览

图1是同步频率合成器的一个实施例的框图。诸如总线和外围设备等许多相 关组件并未示出以免湮没本发明。参考图1，同步频率合成器包括锁相环120、相 位内插器121、可配置分频器122、控制逻辑130、逻辑状态机140、以及可配置寄 存器150。同步频率合成器的输出是作为时钟信号的输出时钟106。在一个实施例 中，诸如举例而言I/O设备、存储器组件、存储设备、和计算机数据总线控制器等 计算机组件将输出时钟106用作工作时钟信号。

在一个实施例中，相位内插器121耦合到锁相环120、控制逻辑130、以及可 配置分频器122。在一个实施例中，控制逻辑130耦合到锁相环120、来自可配置 分频器122的输出时钟106、相位内插器121、以及逻辑状态机140。在一个实施 例中，逻辑状态机140耦合到可配置分频器122、控制逻辑130、以及可配置寄存 器150。