[发明专利]移位寄存器

说明书

技术领域

本发明涉及一种移位寄存器，尤指一种可改善输出节点的下拉电压的移位 寄存器。

背景技术

液晶显示器的栅极驱动器利用移位寄存器来产生循序的扫描信号。目前 移位寄存器可通过非晶硅(amorphous silicon，a-Si)薄膜晶体管(thin film transistors，TFTs)以及低温多晶硅(low temperature polycrystalline silicon，LTPS) 薄膜晶体管制造于液晶显示器的玻璃基板上。移位寄存器通常具有多级的电 路，所以某些薄膜晶体管会导通一段很长的时间。然而，当电压持续或频繁的 施加至薄膜晶体管以及低温多晶硅薄膜晶体管一段很长的时间时，将使得薄膜 晶体管退化而无法适当的运作，降低了移位寄存器的可靠度。

请参考图1，图1为现有技术的移位寄存器的示意图。在第N个移位寄 存器100中，第一晶体管Q1用来驱动第二晶体管Q2。第一晶体管Q1的控制 端与第一端电性连接于移位寄存器的输入端，用以接收来自上一级SR(N-1) 的输出信号。第一晶体管Q1的第二端电性连接于第二晶体管Q2的控制端。 第二晶体管Q2的第一端用来接收第一信号CK1，第二晶体管Q2的第二端电 性连接于移位寄存器的输出端OUT，以根据驱动节点G的电压将第一信号 CK1传输至输出端OUT。移位寄存器100包含一第一下拉模块110以及一第 二下拉模块120。第三晶体管Q3以及第九晶体管Q9电性连接于输出端OUT， 用来在输出端OUT输出高电位电压后，将输出端OUT的电压拉至低电位电压 VSS。第六晶体管Q6以及第十晶体管Q10电性连接于驱动节点G，用来在输 出端OUT输出高电位电压后将驱动节点G的电压拉至低电位电压VSS以关闭 第二晶体管Q2。第一下拉模块110以及第二下拉模块120根据第一信号CK1 以及第二信号CK2分别执行下拉任务约50％的时间。在第一下拉模块110中， 第九晶体管Q9与第十晶体管Q10的控制端电性连接于节点K，节点K的电 压由第十二晶体管Q12与第十三晶体管Q13所决定。在第二下拉模块中，第 三晶体管Q3与第六晶体管Q6的控制端电性连接于节点P，节点P的电压由 第四晶体管Q4与第五晶体管Q5所决定。第十一晶体管Q11用来将节点K的 电压拉至低电位电压VSS。第七晶体管Q7用来在输出端OUT输出高电位电 压时，将节点P的电压拉至低电位电压VSS。另外，第八晶体管Q8电性连接 于节点P，用来在输出端OUT输出高电位电压时，将节点P的电压拉至低电 位电压VSS。

第二信号CK2与第一信号CK1为互补信号。因此，当第一信号CK1为 高电位电压，第二信号CK2为的低电位电压VSS时，节点P的电压为低电位 电压VSS，节点K的电压为高电位电压，除了在输出端OUT为高电位电压时， 节点K的电压将被第十一晶体管Q11拉至低电位电压VSS。同样地，当第一 信号CK1为低电位电压VSS，第二信号CK2为高电位电压时，节点K的电压 为低电位电压VSS，节点P的电压为高电位电压，除了在输出端OUT为高电 位电压时，节点P的电压将被第七晶体管Q7以及第八晶体管Q8拉至低电位 电压VSS。

节点K及节点P的电压分别约50％的时间在高电位电压以及约50％的时 间在低电位电压VSS。在高电位电压时，晶体管导通，此时晶体管的临界值漂 移增加，而在低电位电压时，晶体管的临界值漂移减少。当高电位电压与低电 位电压为反相时，临界值漂移增加量等于临界值漂移减少量，临界值漂移的净 值大体上为零，移位寄存器的运作便视为稳定的。然而，目前的高电位电压约 等于+18V，而低电位电压VSS约等于-6V。因此，由节点K以及节点P所控 制的第三晶体管Q3、第六晶体管Q6、第九晶体管Q9以及第十晶体管Q10的 临界值漂移将随时间而增加，使得移位寄存器不稳定。

发明内容

因此，本发明的一目的在于提供一种移位寄存器。