[发明专利]静态随机存取存储器单元

说明书

技术领域

本发明涉及静态随机存取存储器单元(static random access memory cell，SRAM cell)，尤其涉及包括八个晶体管(8 transistors，8-T)的静态随机存取存储器单元。

背景技术

半导体存储器装置包括静态随机存取存储器和动态随机存取存储器(dynamic random access memory，DRAM)。动态随机存取存储器仅包括一个晶体管和一个电容器，故其能够提供(电路)高度的整合性(integration)。但是动态随机存取存储器需要定期更新，其高功率消耗与低操作速度使其无法作为计算机的主存储器。另一方面，静态随机存取存储器是双稳态的，只需提供足够的电源就能永久维持其状态。静态随机存取存储器能够高速且低耗电地被操作，因此计算机中的快取存储器(cache memories)使用专用的静态随机存取存储器(exclusive SRAMs)。其它的应用包括嵌入型存储器和网路设备的存储器。

静态随机存取存储器的一种公知结构包括六个金属氧化物半导体晶体管(MOS)的六晶体管(6-T)存储器单元。简言之，例如图1所示的六晶体管静态随机存取存储器单元100包括两个相同且交叉耦接(cross-coupled)的反向器102和104并形成一个锁存(latch)电路，锁存电路即将一个反向器的输出连接至另一个反向器的输入。锁存电路连接于电源与接地之间。每一个反向器102和104包括一个NMOS下拉晶体管115/125与一个PMOS上拉晶体管110/120。反向器的输出作为两个存储节点C和D，当存储节点C和D中的一个被拉至低电压时，另一个则会被拉至高电压。互补位线BL和BLB分别通过开关晶体管(pass-gate transistor)130和135耦接至存储节点C和D。一般而言，开关晶体管130和135的栅极连接至共用栅极PGC(即字线WL)。当字线的电压被切换至系统高电压(例如VCC)时，开关晶体管130和135导通，用以使存储节点C和D能够分别通过位线BL和互补位线BLB而被存取。当字线的电压被切换至系统低电压(例如VSS)时，开关晶体管130和135则不导通，虽然有一些漏电流，但实质上存储节点C和D分别与互补位线BL和BLB绝缘。无论如何，只要系统高电压VCC维持大于临界电压，就能够永久维持存储节点C和D的状态。

然而，当半导体工艺演进至深次微米技术时，公知的六晶体管随机存取存储器单元100会面临多种挑战。其中一个挑战是越来越小的晶体管尺寸造成的极低的操作电压，因为晶体管的临界电压相对于操作电压是比较高的，因此极低的操作电压造成读取操作的不稳定，也造成非常小的切换容限(switching margin)。另一个挑战是，因其现有的电路架构，即使只有一个存储器单元需被存取，共用栅极PGC(即字线WL)仍将开启一整行的开关晶体管130和135，使得在该行的其他存储器单元便受到干扰。因此，亟需一种新的静态随机存取存储器单元，用以使其存取对邻近的存储器单元有最小的干扰。

发明内容

本发明提供一种静态随机存取存储器，包括交叉耦接的一对反向器、第一NMOS晶体管、第二NMOS晶体管以及第三NMOS晶体管。此对反向器交叉耦接且具有第一存储节点；第一NMOS晶体管具有一漏极连接于第一存储节点，以及一源极连接于一第一信号线；第二NMOS晶体管具有一漏极连接于一第二信号线、一源极连接于第一NMOS晶体管的一栅极，以及一栅极连接于一第三信号线；第三NMOS晶体管具有一漏极连接于第一MOS晶体管的栅极、一源极连接于接地端(VSS)，以及一栅极连接于一第四信号线，其中第四信号线互补于第三信号线。

本发明提供的静态随机存取存储器在对邻近的存储器单元进行存取时具有最小的干扰。

当结合随附附图阅读本发明时，本发明的电路结构与操作方法以及其优点可由下述实施例的说明而被最佳地理解。

附图说明

随附附图及部份说明书用以说明本发明。通过参考本发明的具体实施例，本发明的概念以及系统的操作和元件能够清楚地被理解，然本发明并非以此为限。在实施例的图示中，重复出现的类似的元件符号代表相同的元件。本发明能够通过随附附图搭配说明书而被最佳地理解。

图1为公知六晶体管静态随机存取存储器单元的图示；

图2为根据本发明的八晶体管静态随机存取存储器单元的图示；

图3是以图2的八晶体管静态随机存取存储器单元为单位的存储器阵列的图示。

其中，附图标记说明如下：

100六晶体管静态随机存取存储器单元；