[发明专利]半导体存储装置

说明书

技术领域

本发明涉及一种半导体存储装置。

背景技术

目前，半导体存储装置是电子设备中不可或缺的关键装置。半导体 存储装置主要分为以SRAM和DRAM为代表的易失性存储器以及以闪 速存储器为代表的非易失性存储器。SRAM和DRAM中的储存数据能 够高速随机读出和写入，因而，它们是能够非常容易操纵的存储器，但 是它们又是在没有电源的情况下不能保持数据的易失性存储器。

作为易失性存储器，SRAM在操作速度和数据保持方面较之于 DRAM具有更优性能，但是该装置所占的面积较大且成本较高，因此， 成本较低的DRAM占据了绝大部分市场。在DRAM中，每一个存储单 元都由一个晶体管和一个电容器构成，并且存储器的集成度随着工艺尺 寸的缩小而提高。然而，近年来，微型化的限制被指出主要是由于电容 器的尺寸难以缩小，并且在这样的情况下，像在下面列举的文献1至4 中那样，对其中在晶体管的沟道体中积蓄多数载流子从而保持存储的单 晶体管型DRAM进行了研究。

文献1：日本未审专利申请公开号2003-31693

文献2：日本未审专利申请公开号2005-79314

文献3：美国专利号7085156

文献4：美国专利号7085153

图1A至1C是示出了上述文献1至4中所说明的单晶体管型DRAM 的装置结构的示意性截面图。在半导体衬底101上形成有绝缘膜102， 并且在借助于绝缘膜102而与半导体衬底101电隔离的半导体层中，即 是说，在所谓的SOI(绝缘体上硅)衬底中，形成有MISFET的n型源 极区域103、n型漏极区域104和p型沟道体区域105。在沟道体区域 105上方形成有栅极电极107，并且在沟道体区域105与栅极电极107 之间夹有第二绝缘膜106。数据在下述两个状态下被储存：状态“1”， 其中在沟道体区域105中过剩地积蓄多数载流子(空穴)；以及状态“0”， 其中没有过剩积蓄。

此时，通过使MISFET工作在五极管区域而对状态“1”进行编程 使得来自漏极区域104的大电流流动并在漏极区域104附近引起碰撞电 离(图1A)。通过该碰撞电离而产生并且作为过剩地积蓄的多数载流 子的空穴被保持在沟道体区域105中。同时，通过在漏极区域104与沟 道体区域105之间正向施加电压而对状态“0”进行编程使得过剩空穴 自沟道体区域105释放(图1B)。这两个状态“1”和“0”之间的差异 能够作为MISFET的阈值电压的差异被检测出。即是说，低阈值电压表 示多数载流子过剩积蓄的状态，而高阈值电压表示没有过剩积蓄的状 态。当两个阈值电压中间的电压被施加到栅极电极时，在多数载流子过 剩积蓄的状态下流过大电流，而在没有过剩积蓄的状态下则没有电流流 过，因而能够区分这两个状态(图1C)。图2示出了在于“1”和“0” 每一个状态下施加预定漏极电压(0.2)的情况下漏电流对栅极电压的依 从关系。

同时，目前市场上可利用的大多数非易失性存储器都是归为闪速存 储器一类的装置。

闪速存储器是即使在电源关断时也能保持存储的非易失性存储器， 但是在写入和读出方法以及写入速率和写入次数方面存在限制，因而， 与DRAM和SRAM相比，闪速存储器并不易于使用。

因此，通常在传统电子设备中，非易失性存储器中所储存的数据在 该设备开启时就被转移到易失性存储器中，从而该易失性存储器被用作 工作存储器，并且易失性存储器中的数据在关闭设备时再次被储存在非 易失性存储器中。

通过综合上述易失性存储器和非易失性存储器的优点，将会得到一 种能够无限制随机写入和读出的非易失性存储器，即所谓的理想型存储 器。因此，已尝试了这一实施。例如，作为能够替代闪速存储器的非易 失性存储器，对MRAM、FeRAM、PCRAM、RRAM等进行了研究。这 些目前都处于开发阶段，并且它们由于能够随机写入数据而较之于闪速 存储器具有更优性能。

理论上，能够随机写入和随机读出的非易失性存储器可以由 FeRAM、PCRAM、RRAM和MRAM来实现，但是它们的写入性能比传 统DRAM要低劣。在PCRAM和RRAM中，能够写入的次数逐年增长， 但是写入次数并非是无限次而是至多约为10⁹次，因而，对于确保作为 有可能一直写入的RAM具有足够的可靠性仍存在担忧。