[发明专利]测试电路和片上系统

权利要求书

1.一种测试电路，包括：

输入/输出引脚，用于接收测试数据；

延迟复位信号生成器，用于延迟复位信号；

计数器，用于响应于所述复位信号而对时钟信号计数以生成计数值；

模式寄存器，用于存储所述测试数据；以及

解码器，用于生成到所述模式寄存器的选择信号，以按照所述计数值而 指定在所述模式寄存器中写入测试数据的位置。

2.如权利要求1所述的电路，还包括输入/输出控制器，

其中，所述输入/输出控制器包括：

第一三态缓冲器，其输入端连接到内部逻辑电路，而输出端连接到所述 输入/输出引脚，从而将所述测试数据从所述内部逻辑电路发送到所述输入/ 输出引脚；

第二三态缓冲器，其输入端连接到所述输入/输出引脚，而输出端连接到 所述模式寄存器，从而将所述测试数据从所述输入/输出引脚发送到所述模式 寄存器；以及

或门，其输出端连接到所述第一和第二三态缓冲器的使能端，第一输入 端连接到所述延迟复位信号生成器，而第二输入端连接到所述计数器，

其中，通过所述或门的输出信号来使能所述第一和第二三态缓冲器。

3.如权利要求2所述的电路，其中，在所述计数器的计数值达到预定 值时，所述计数器生成到所述或门的第二输入端的计数结束信号。

4.如权利要求3所述的电路，其中，所述计数结束信号处于高逻辑电 平。

5.如权利要求2所述的电路，其中，所述延迟复位信号生成器将经延 迟的复位信号输出到所述或门的第一输入端。

6.如权利要求1所述的电路，其中，所述延迟复位信号生成器取决于 测试模式的数目而延迟所述复位信号。

7.如权利要求1所述的电路，其中，在所述复位信号处于低逻辑电平 时，所述计数器具有值“0”。

8.如权利要求6所述的电路，其中，将所述复位信号至少延迟所述时 钟信号的|log₂N|个周期，并且，N为所述测试模式的数目。

9.一种片上系统，包括：

输入/输出引脚，用于输入和输出测试数据；

时钟输入引脚，用于接收时钟信号；

复位输入引脚，用于接收复位信号；

延迟复位信号生成器，用于延迟所述复位信号，以生成经延迟的复位信 号；

输入/输出控制器，用于在从所述复位信号的低至高逻辑电平转换到所述 经延迟的复位信号的低至高逻辑电平转换的时间期间使所述输入/输出引脚 用作输入引脚；

计数器，用于与所述复位信号的低至高逻辑电平转换相同步地对所述时 钟信号计数；以及

模式寄存器，用于响应于来自解码器的选择信号而存储所述测试数据，

其中，所述解码器生成到所述模式寄存器的选择信号，以取决于所述计 数器的输出值而指定在所述模式寄存器中写入来自所述输入/输出控制器的 所述测试数据的位置。

10.如权利要求9所述的片上系统，其中所述输入/输出控制器包括：

第一三态缓冲器，其输入端连接到内部逻辑电路，而输出端连接到所述 输入/输出引脚，从而将输出数据从所述内部逻辑电路发送到所述输入/输出 引脚；

第二三态缓冲器，其输入端连接到所述输入/输出引脚，而输出端连接到 所述模式寄存器，从而将所述测试数据从所述输入/输出引脚发送到所述模式 寄存器；以及

或门，其输出端连接到所述第一和第二三态缓冲器的使能端，第一输入 端连接到所述延迟复位信号生成器，而第二输入端连接到所述计数器，

其中，通过所述或门的输出信号来使能所述第一和第二三态缓冲器。

11.如权利要求10所述的片上系统，其中，在计数值达到预定值时， 所述计数器生成到所述或门的第二输入端的高逻辑电平的计数结束信号。