[发明专利]快闪存储器单元以及快闪存储器单元的操作方法

说明书

技术领域

本发明涉及一种快闪存储器单元以及该快闪存储器单元的操作方法，特别涉及一种具有理论最小面积8F²的多位元快闪存储器单元以及该多位元快闪存储器单元的操作方法。

背景技术

快闪存储器是一种非易失性存储器，因此可容许将数据多次写入、读取、以及擦除。快闪存储器存储的数据即使在装置的电源移除后仍能保存。由于快闪存储器具有上述诸多优点，因此已被广泛地使用在个人计算机以及电子设备上。其中一种典型的快闪存储器单元为隧穿氧化物EPROM存储器单元(Tunnel Oxide EPROM Cell)，或称为ETOX型存储器单元(ETOX为英特尔Intel所注册的商标)。

图1为一公知的ETOX型存储器单元10的剖面图。该ETOX型存储器单元10包含一基板12(具有一导电型态，例如P型)、设置于该基板12内的一源极区14及一漏极区16(具有相反的导电型态，例如N型)、设置于该基板12上的一栅极绝缘膜18(或称隧穿绝缘膜)、设置于该源极区14与该漏极区16的栅极绝缘膜18上的一浮置栅极20(浮置栅极)、通过一隔层绝缘膜22而设置于该浮置栅极20上的一控制栅极24(控制栅极)。

在进行快闪存储器单元的写入操作时，一低电位(例如0V)可作为电位源VS，施加于基板12上，一高电位VPP(例如12V)则作为控制栅极电位VCG，以及一高电位作为漏极电位VD。因此，在源极区14及漏极区16之间流通一接通电流，在漏极区16附近产生成对的热电子及热空穴流。这些空穴(holes)流入基板12而形成基板电流。相对地，热电子则注入浮置栅极20以完成写入的操作，提高控制栅极24的临界值(threshold level)。

数据擦除则可由下述方法实施：施加高电位VPP至源极区14，施加低电位(例如0V)至控制栅极24，并将漏极区16设为浮置状态。如此，浮置栅极的潜在电位(VFG)取决于电位源VS及一电容比，其为控制栅极24与浮置栅极20的电容与浮置栅极20与源极区14的电容的比值。因此，Fowler-Nordheim隧穿电流得以通过介于源极区14及浮置栅极20间的隧穿绝缘薄膜18(约10纳米)，浮置栅极20的电子数减少而完成擦除操作(该临界值则恢复成写入操作前的状态)。

发明内容

本发明涉及一种具有理论最小面积8F²的多位元快闪存储器单元以及该多位元快闪存储器单元的操作方法。

本发明的一实施例提供一种快闪存储器单元，包含设置于一半导体基板中的一第一电荷攫取区(charge-trapping region)及一第二电荷攫取区、设置于该第一电荷攫取区的一第一侧的该半导体基板中的一第一掺杂区、设置于该第一电荷攫取区的一第二侧的该半导体基板中的一第二掺杂区、隔离该半导体基板与该第一电荷攫取区及该第二电荷攫取区的一第一介电层、设置于该第一电荷攫取区上方的一第一导体、设置于该第二电荷攫取区上方的一第二导体、隔离该第一导体与该第一电荷攫取区且隔离该第二导体与该第二电荷攫取区的一第二介电层，其中该第二电荷攫取区被设置以影响一载流子沟道的导通性，且该载流子沟道设置于该第一电荷攫取区下方的该半导体基板中。

本发明的另一实施例提供一种快闪存储器单元的操作方法，包含施加一第一电位于一第一导体，其设置于一半导体基板的一第一电荷攫取区上方、施加一第二电位于一第二导体，其设置于该半导体基板的一第二电荷攫取区上方、施加一第三电位于一第一掺杂区，其设置于该第一电荷攫取区的一第一侧的该半导体基板中、施加一第四电位于一第二掺杂区，其设置于该第一电荷攫取区的一第二侧的该半导体基板中。在一编程操作(programmingoperation)时，该第三电位为一接地电位，该第四电位为一正电位，该第一电位及该第二电位选自该第三电位及该第四电位之间。

本发明的快闪存储器单元具有一理论最小面积值8F²，其中F代表关键尺寸。

上文已相当广泛地概述本发明的技术特征，以使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求范围的其它技术特征将描述于下文。本发明所属技术领域中普通技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域中普通技术人员也应了解，这类等效设置无法脱离所附的权利要求所界定的本发明的精神和范围。

附图说明

通过参照前述说明及下列附图，本发明的技术特征得以获得完全了解。

图1示出现有技术的ETOX型存储器单元的剖面图；