[发明专利]通过共注入碳和氮降低多晶硅耗尽

说明书

技术领域

本发明一般涉及半导体器件，且更特别地，涉及金属氧化物半导体器件的结构和制造方法。

背景技术

多晶硅广泛地应用于形成金属氧化物半导体(MOS)器件的栅电极。多晶硅具有高电阻率，且因此需要掺杂，以便其电阻率可以满足MOS器件的要求。通过退火激活掺杂的杂质。

具有多晶硅栅电极的MOS器件展现出载流子耗尽效应，其也可称为多晶硅耗尽效应。当施加的电场从靠近栅电介质的区域抽走载流子时，便发生了多晶硅耗尽效应，从而形成耗尽层。在n掺杂多晶硅层中，耗尽层包括电离的不可移动的施主能级，反之，在p掺杂多晶硅层中，耗尽层包括电离的不可移动的受主能级。耗尽效应导致有效栅电介质厚度的增加，这使得反型层难于建立在半导体的表面处。

为了降低多晶硅耗尽效应，需要增加杂质剂量或用于激活杂质的退火温度。然而，这些方法可能会不利地造成掺杂剂扩散进栅电介质，致使栅电介质的可靠性退化并增加栅泄漏电流。而且，掺杂剂可能会穿透栅电介质并扩散进下层衬底，这致使成品MOS器件的阈值电压增大。

随着集成电路尺寸的不断缩小，栅电介质也变得更薄，这使得这种情况变得更糟。泄漏电流往往随着栅电介质厚度的减小而增大。这使得掺杂剂穿透栅电介质变得更容易。因此，需要降低扩散效应的新方法。

发明内容

根据本发明的一个方面，提供了一种形成半导体结构的方法，该方法包括提供一个半导体衬底；在该半导体衬底上形成栅电介质层；在该栅电介质层上形成栅电极层；在栅电极层中掺杂进碳和氮；以及，在掺杂碳和氮的步骤之后，图案化栅电介质层和栅电极层，以分别形成栅电介质和栅电极。

根据本发明的另一方面，提供一种形成半导体结构的方法，该方法包括提供一个半导体衬底；在该半导体衬底上形成栅电介质层；在该栅电介质层上形成栅电极层；在栅电极层中注入碳；在栅电极层中注入氮；在栅电极层中注入n型杂质；对栅电极层实施第一退火；图案化栅电介质层和栅电极层，以形成栅叠层；形成源/漏区域；以及对该源/漏区域实施第二退火。

本发明的优点包括降低了栅电极中的杂质扩散，且因此，栅电介质可以制作的较薄，而又不造成栅泄漏电流的增加。

附图说明

为了更全面的理解本发明及其优点，结合附图参照以下描述，其中：

图1到6是本发明的一个实施例的中间制造阶段的截面图，其中碳和氮共注入进NMOS器件；

图7说明泄漏电流密度与栅电介质厚度的函数关系，其中比较了利用不同的方法形成的样本的结果；

图8说明泄漏电流与饱和电流的函数关系，其中比较了利用不同的方法形成的样本的结果；

图9说明载流子迁移率指数，其中比较了利用不同的方法形成的样本的结果。

具体实施方式

以下详细探讨当前优选实施例的制造和应用。但是应当认识到，本发明提供了许多适用的创造性概念，其可以在各种具体情况中实施。所探讨的特定实施例仅说明了实施和利用本发明的特定方式，且并不构成对本发明的限制。

本发明提供一种形成n型金属氧化物半导体(MOS)器件的方法。下面说明本发明的制造实施例的中间阶段。贯穿本发明的各个附图和阐述性实施例中的相同的附图标记用于表示相同的元件。

参照图1，提供衬底20。衬底20可以是块状的体材料衬底，其包括例如硅、硅锗等；但是，也可使用其他常用的结构和半导体材料，例如绝缘体上硅(SOI)和应变硅层。在一个实施例中，用p型杂质轻掺杂衬底20。可以形成浅沟槽隔离(STI)区域22来定义成品MOS器件的边界。

图2阐述栅电介质层24和栅电极层26的形成。在一个实施例中，栅电介质层24包括氧化硅，其可以通过热氧化衬底20而形成。可替换地，栅电介质24由具有高介电常数(k值)的介电材料形成，例如，介电常数大于约3.9。适用的材料包括例如氮化硅的氮化物、例如氮氧化硅的氮氧化物、例如HfOx、HfZrOx、HfSiOx、HfTiOx、HfAlOx(其中x是正数)的金属氧化物等，及其组合。栅电介质24还可以具有多层结构，包括具有上述材料的一个以上的层。在一个实施例中，栅电介质24的厚度小于约21但是本领域技术人员应当认识到，上下文所列举的尺寸仅仅是实例，如果应用不同的制造技术，则将改变其尺寸。

由多晶硅或非晶硅形成的栅电极层26形成在栅电介质层24上。栅电介质层24和栅电极层26的形成方法包括原子层化学汽相沉积(ALCVD或ALD)、等离子体增强化学汽相沉积(PECVD)或其他常用方法。