[发明专利]一种半导体制造工艺中叠加电容的结构

说明书

技术领域

本发明是一种和BiCMOS(双极互补金属氧化物半导体)、CMOS(互补金属氧化物半导体)工艺兼容的叠加电容的制造技术，属于半导体制造技术领域。

背景技术

目前在主流的BiCMOS和CMOS工艺中，ONO(氧化物-氮化物-氧化物)电容和Poly/well(多晶硅/阱)、Poly/diff(多晶硅/扩散区)电容已经是标准器件了。对于目前国内模拟电路设计中广泛采用的0.6um(长度单位：微米)BiCMOS工艺和0.5um CMOS工艺，为了保证介质耐压、介质隧穿电流、抗SILC(应力诱生漏电流)特性和介质寿命方面的要求，ONO介质厚度必须有一定的厚度，典型的ONO电容的单位面积电容Cox(单位面积的电容值)＝1.6ff/um2，BV(击穿电压)＞15V；典型的Poly/well、Poly/diff电容Cox＝2.5ff/um2，BV＞12V。

发明内容

技术问题：本发明的目的是提供一种BiCMOS和CMOS工艺中叠加电容的结构，在0.6um BiCMOS工艺和0.5um CMOS工艺中提供一种单位面积电容达Cox＝4.1ff/um2的高容值的电容，BV＞12V，而不需要额外的工艺。

技术方案：本发明的半导体制造工艺中叠加电容的结构为：在P衬底片上表面的电容区域是一个N阱，N阱从硅片表面向下扩散2~4um深，构成电容的下极板；在电容区域的硅表面也就是下极板N阱表面是一个大有源区、一个小有源区：小有源区有N+注入扩散区——以通过接触孔和金属布线形成下欧姆接触，做为下极板的引出端；大有源区做为叠加电容中poly1/well电容的有效区域；有源区之外就是场区，场区上面是厚的氧化物，做为有源区之间的隔离；有源区的硅表面是一层厚的氧化物，在电容区域中大有源区表面的氧化物就构成了poly1/well电容的介质层；在poly1/well电容的有效区域表面薄的氧化物的上面是一层的多晶硅，多晶硅的面积比poly1/well电容的有效区域面积稍大一点，延伸到了大有源区旁的场区上，这层多晶硅就构成了电容的中间极板；小有源区上面没有多晶硅，场区上除了紧挨着poly1/well电容的有效区域有源区的边缘有延伸上来的多晶硅，其余区域也没有多晶硅；在多晶硅的上表面是一层的ONO介质，这层介质构成了叠加电容中poly2/poly1 ONO电容的介质层；在ONO介质的上面是第二层多晶硅，构成了电容的上极板，这层多晶硅的面积比poly1/well电容的有效区域有源区的面积要小一些，其他区域没有第二层多晶硅；在第二层多晶硅上面是覆盖整个圆片表面6000～的氧化物，称之为多层氧化物，多晶硅正上方的氧化物最薄，下极板引出端N+扩散区正上方的氧化物最厚；多层氧化物在下极板引出端N+扩散区、poly1的引出处、poly2的引出处的相应位置会被去处，构成直达N+或多晶硅表面的接触孔；在多层氧化物的正上方就是第一层金属布线(13)，在接触孔的位置，金属布线和N+或多晶硅表面的接触，将电容的两端分别引出，形成一个完整的叠加电容结构。

所述的下极板N阱，根据对电容特性不同的要求，下极板N阱中加上一个高掺杂的N sinker扩散区，以改变电容的C-V特性。

所述的下极板N阱，根据不同的制造工艺，该电容结构中的下极板N阱换成是P阱或P阱加深硼注入，相应的阱接触由N+变为P+扩散区。

有益效果：在不增加任何工艺步骤的情况下，通过使用在poly1/Nw或poly1/diff电容上再叠加一层ONO电容的方式，使叠加的电容单位面积电容值Cox从典型poly1/Nw或poly1/diff的Cox＝2.5ff/um2增加到4.1ff/um2，即单位面积电容值增加了64％，大大提高了电容的集成度，而且和现有的工艺兼容，不需要增加额外的工序。

在不增加制造成本的前提下，使用该结构电容，可以使电路中电容的面积减小38％左右.对于电路结构中大量使用电容的各种模拟电路来说，采用该结构叠加电容，可以大大缩小芯片面积，减小单个电路的生产成本，提高竞争力。

附图说明

图1Poly/well and ONO叠加电容基本结构示意图。图中阱标的是Nwell，实际也可以是Pwell，相应的阱接触由N+变为P+。

图2Poly/diff and ONO叠加电容基本结构示意图。图中阱标的是Nwell和Nsinker，也可以是Pwell和硼注入，相应的阱接触由N+变为P+。

图3Poly/well and ONO叠加电容实用结构示意图。图中阱标的是Nwell，实际也可以是Pwell，相应的阱接触由N+变为P+。