[发明专利]电阻随机存储器及其驱动方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别是涉及一种电阻随机存储器及其驱动方法。

背景技术

当前，开发成本低、速度快、存储密度高、制造简单且与当前的互补金属氧化物(CMOS)半导体集成电路工艺兼容性好的新型存储技术受到世界范围的广泛关注。基于电阻式随机存取存储器(Resistive Random AccessMemory，RRAM简称为电阻随机存储器)的内存技术是目前多家器件制造商开发的重点，因为这种技术可以提供更高密度、更低成本与更低耗电量的非易失性内存。RRAM的存储单元在施加脉冲电压后电阻值会产生很大变化，这一电阻值在断开电源后仍能维持下去。此外，RRAM具有抗辐照、耐高低温、抗强振动、抗电子干扰等性能。

RRAM包括多个存储单元组成存储器阵列，图1给出了典型的RRAM的一个存储单元结构，其中每个存储单元包括一个选通管2以及一个存储电阻1，形成1T1R的结构(T：transistor，R：Resistor)，其中选通管2多用场效应晶体管MOSFET进行存储器单元的选中以及读写操作。所述存储电阻1一端连接位线3，另一端与选通管2的漏极连接；选通管2的栅极与字线4连接，而源极接地。在RRAM中，数据值为0或1对应于存储电阻1的阻态，而在存储单元中通过电流脉冲可以改变存储电阻1的阻值，假设存储电阻1为高阻态时对应数据值定义为1，则低阻态时对应数据值定义为0。

下面结合图2所示的电阻随机存储器读写机制示意图，对现有的1T1R结构的电阻随机存储器的读写操作机制做进一步介绍。

在选中的存储单元上进行写操作时，先将位线3置为较高电压V_H，此时在存储单元的两侧存在较大电势差，但由于选通管2未导通，因此存储单元中未有电流通过。然后通过字线4短暂开启选通管2，使得存储单元中通过能量较大的电流脉冲，从而改变存储电阻1的阻态，比如从高电阻变为低电阻或者从低电阻变为高电阻，即可改变存储单元的数据值。其它未选中的存储单元上，位线和字线电压均为0v，保证各自的存储电阻数据值不变，以防止“写干扰”.

在进行读操作时，先将位线3置为较低电压V_L，然后通过字线4开启选通管2，即该存储单元被选中，由于存储电阻1两侧的电势差较低，因此流过的电流不足以改变存储电阻1的阻态，但可以根据电流的大小判断当前存储单元中存储电阻1的阻态，若电流较小则存储电阻1为高阻态，读得存储单元的数据值定义为1，若电流较大则存储电阻1为低阻态，读得存储单元的数据值定义为0。其它未选中的存储单元上，位线和字线电压均为0v，保证各自的存储电阻数据值不变，以防止“读干扰”。

在现有的存储器电路中，日趋缩小的场效应晶体管MOSFET有源区两侧经常需要承受较高的电场。一方面由于栅介质层较薄，距离较近，另一方面例如在上述写操作时，要形成较大能量的电流脉冲改变存储电阻的阻态，选通管2两侧的电势差较高。而在MOSFET的制造工艺中，有源区的制作一般先采用低剂量、高能量的离子掺杂以形成低掺杂扩散区(LDD)，该扩散区与栅极的底部存在较大范围的交叠，当存在较高的电场时，容易在漏端引起栅致漏端漏电流(Gate Induced Drain Leakage，简称GIDL)。所述GIDL漏电流存在于漏端与衬底之间且流经存储电阻，特别是未被选中但连接同一位线的存储电阻，将导致器件功耗上升，并增加写读干扰，进一步影响数据值的保存寿命。下面以NMOS晶体管为例做进一步理论分析，图3为NMOS晶体管中GIDL漏电流示意图，而图3a以及图3b分别为两种GIDL漏电流分量的形成机制示意图。

如图3所示，在NMOS晶体管中，GIDL漏电流主要由分量a以及分量b组成，其产生机制各不相同。结合图3以及图3a所示，分量a主要是位于低掺杂扩散区(LDD)临近栅极的表面因能带隧穿效应(BTBT)电子被驱离使得空穴聚集，所述聚集的空穴将受到衬底低电势位的吸引，而流向衬底。结合图3以及图3b所示，分量b则是在P型衬底与N型漏极之间界面处发生能带隧穿效应，使得电子空穴对直接在漏极与衬底之间隧穿形成。所述能带隧穿效应的起因是：N型漏极中靠近栅极的轻掺杂区域LDD逐渐耗尽甚至反型为P型。产生GIDL漏电流的前提条件是，漏极与栅极之间的电势差V_gd微大于漏极与衬底界面处价带顶部与导带底部之间的带隙E_g，从而触发上述两种分量漏电流。PMOS晶体管的GIDL机制同理，不再赘述。