[发明专利]构造浮栅的方法

说明书

技术领域

本发明涉及半导体集成电路制造技术领域，特别涉及构造浮栅的方法。

背景技术

自对准工艺(Self-aligned-Process，SAP)由于可以实现浮栅(FloatingGate，FG)与浅沟槽隔离(Shallow Trench Isolation，STI)之间良好的自对准性能，因此被广泛应用于闪存(flash memory)的存储单元制造过程中。

图1示出了现有技术的一种分离栅级(Split-Gate)存储器存的数据存储单元(bit-cell)的制造过程中，晶圆典型结构剖面的变化示意图。初始晶圆为硅基底，其上表面沉积厚度为110埃(A)的氧化硅薄膜，在氧化硅薄膜上再沉积一层氮化硅薄膜。通过STI光刻(STI-ET)过程在晶圆上定义出浅沟槽图形，取晶圆中具有典型结构单元的片段剖面如图1中的1A所示。该剖面包括硅基底101、氧化硅薄膜102和氮化硅薄膜103，硅基底101上具有光刻形成的浅沟槽结构。其中浅沟槽上口(AA space)的宽度为700A，氮化硅(AA line)的宽度为800A。

对氮化硅薄膜103进行水平方向消退处理，使浅沟槽上口宽度达到990埃。然后对晶圆进行STI沉积(STI-DEP)处理，实际就是在所述浅沟槽中沉积氧化硅。再经过STI平坦化(STI-CMP)过程处理后得到如1B所示剖面。接着进行移除氮化硅的处理，得到如1C所示剖面。原先氮化硅所在的位置形成了空位。然后进行FG沉积过程，在所述空位处沉积多晶硅105，得到如1D所示剖面。再进行FG平坦化(FG-CMP)处理过程，当填充氧化硅104露出表面再加一定量的过抛光以保证工艺窗口则停止FG-CMP。通过FG-CMP处理使填充在不同空位中的多晶硅彼此分离，得到如1E所示剖面。然后进行针对多晶硅的选择性蚀刻过程，使得核心电路区剩余多晶硅的厚度减少到目标厚度约300埃，得到如图2中的1F所示的剖面，这是为避免一步FG-CMP过程研磨到目标厚度会因本身的图案疏密性效应造成外围电路的硅基底损伤。最后，使填充在STI中的填充氧化硅104消退约250埃，以便获得控制栅极(Control Gate，CG)与FG之间一定的耦合率(Couple Ratio)，得到最终厚度约300埃的薄层多晶硅形成FG 105，剖面如图2中的1G所示。

在多晶硅的选择性蚀刻过程中，在多晶硅105与填充氧化硅104之间的交界处，蚀刻反应的速率要显著慢于非交界处，这被称之为“边缘效应”。造成边缘效应的原因就在于多晶硅105的边缘是与氧化硅104相邻的，而多晶硅蚀刻是一种选择性蚀刻，氧化硅基本不参与发生该蚀刻反应，因此边缘处的多晶硅与反应气体的接触受到了氧化硅的阻挡，因此反应速率减慢。

这样蚀刻得到的结果就是在多晶硅105与填充氧化硅104之间的交界处会残留较多的多晶硅，表现在图2所示剖面图中，就是1F和1G中所示沿着STI外壁形成多晶硅凸线107，业内称之为多晶硅残留条(Poly Stringer)。在某些情况下，多晶硅凸线107会被部分地氧化并形成沿着STI外壁的富氧多晶硅界面而更加难以去除。

这种多晶硅凸线会带来如下负面影响：导致电流泄漏或FG桥接现象，进而严重影响到最终产品的产出率。并且，该负面影响随着器件尺度的减小会越发严重。

发明内容

有鉴于此，本发明的目的在于，提出一种构造浮栅的方法，能够避免构成FG的多晶硅出现多晶硅凸线，消除电流泄露路径，从而提高最终产品的产出率。

本发明实施例提出一种构造浮栅的方法，包括：

在晶圆的硅基底上表面沉积氧化硅薄膜，在氧化硅薄膜上再沉积一层氮化硅薄膜；

通过浅沟槽STI光刻过程，在晶圆上定义出浅沟槽；

在所述浅沟槽中沉积沟槽氧化物；经由一步沟槽氧化物平坦化后，进行移除氮化硅的处理，在原先氮化硅所在的位置形成了空位；

进行浮栅沉积过程，在所述空位处沉积多晶硅；进行浮栅多晶硅平坦化处理过程，浮栅多晶硅平坦化处理自动停止在沟槽氧化物层，使填充在不同空位中的多晶硅彼此彻底分离；

对沟槽氧化物进行消退蚀刻预处理；

对所述多晶硅进行选择性蚀刻过程，使浮栅厚度减薄到目标厚度。

所述对所述多晶硅进行选择性蚀刻过程中，多晶硅厚度减少的范围为100埃至300埃。

所述对沟槽氧化物进行消退蚀刻预处理的步骤中，氧化硅的消退深度为后续多晶硅进行选择性蚀刻过程中多晶硅厚度减少厚度的70％到100％。