[发明专利]一种低功耗激励产生系统

说明书

技术领域

本发明涉及一种集成电路测试技术领域，特别涉及一种低功耗激励产生 系统。

背景技术

随着集成电路工艺和设计技术的发展，集成电路的规模可达千万门级，而 且越来越多的芯片时钟工作在GHz，这直接导致芯片的功耗巨增，同时导致芯 片的测试变得异常复杂。以往，由于测试是在远低于正常工作模式的频率下 进行，测试时功耗问题还不是很突出，但随着测试技术的进步，很多时候芯 片必须以工作频率进行测试，这使得测试功耗激增。由于正常工作时的数据 存在很大的相关性，而测试时各向量之间的相关性却很低，导致电路的活动 性在测试模式下远高于正常工作模式，使得芯片在测试模式下的功耗比正常 模式下高出一倍左右。即使芯片经过低功耗设计，测试时功耗也很容易超 标，过高的测试功耗将导致芯片可靠性降低，甚至直接烧坏芯片；而且测试时 电流密度的增加会引起电源电压的波动，这可能改变某些原本正确的逻辑，使 得无故障芯片不能通过测试，导致成品率降低；另一方面，如果因为散热的原 因而必须采用散热性能更好的封装技术，会导致芯片成本增加等。

由于受到自动测试设备性能的限制，目前很多芯片采用降频测试，这使 得有些只有在高频条件下才会出现的故障无法测出，因此采用正常工作时钟 的测试显得非常必要。与目前产业界常用的扫描测试相比，内建自测试 (BIST)对于解决不断升高的时钟频率带来的测试问题有着很大的优势。BIST 由于测试电路集成在芯片内部，测试过程在芯片内部完成，不需要外部设备 提供测试时钟，可以实现正常工作时钟下的测试。在目前的工艺条件下，源 于漏电流的CMOS电路的静态功耗还比较小，功耗主要来自动态功耗，而动 态功耗主要由电路的输出状态跳变时对负载电容的充放电以及短路电流引 起，该功耗直接取决于电路节点的跳变次数。

CMOS电路在一个时钟周期中节点i的能耗Ei为：

Ei=12Vdd2C0FiSi---(1)]]>

其中，Co为单位输出负载电容，Vdd为电源电压，Fi为扇出数目，Si为节 点跳变次数。节点i的平均功耗Pi可以表达为：

Pi=12Vdd2C0FiSi′f---(2)]]>

其中，Si’为节点i在每个时钟周期的平均跳变次数，f为时钟频率。由(1) 式和(2)式可知，在电路的拓扑结构、电压、时钟频率固定的情况下，电路 节点的跳变次数直接决定了电路的电能消耗和功耗大小。因而最大限度地降 低测试向量的跳变次数就成了低功耗测试的关键。