[发明专利]一种静电放电保护电路

说明书

技术领域

本发明涉及静电放电技术领域，特别设计一种静电放电保护电路。

背景技术

随着集成电路制造工艺水平进入线宽的深亚微米时代，集成电路中的MOS元件都采用轻掺杂漏(LDD，Lightly Doped Drain)结构，并且硅化物工艺已广泛应用于MOS元件的扩散层上。同时为了降低栅极多晶的扩散串联电阻，采用了多晶化合物的制造工艺。随着集成电路元件的缩小，MOS元件的栅极氧化层厚度越来越薄，这些制造工艺的改进可大幅度提高集成电路内部的运算速度，并可提高电路的集成度。但是这些改进带来了一个很大的弊端，即深亚微米集成电路更容易遭受到静电放电(ESD，Electro Static Discharge)冲击而失效，从而造成产品的可靠性下降。

ESD是指一定量的电荷从一个物体(例如人体)转移到另一个物体上(例如芯片)的过程。目前对集成电路的防ESD危害要求都是以防人体静电为主，并建立了人体模型(HBM，Human Body Model)。HMB是ESD模型中建立最早和最主要的模型之一。它描述的是当一个带有静电的人用手接触集成电路芯片的引脚时发生的人体向芯片引脚的放电现象。因此，ESD常常在集成电路的输入口、输出口以及从电源到地的电路内部形成。这个过程可导致芯片在很短的时间内通过一个非常大的电流，35％以上的芯片失效是由ESD引起的。

参见图1，该图为现有技术中的一种ESD保护电路。

现有技术中的一种ESD保护电路是由多个栅极接地NMOS(GGNMOS，Gate-Ground-NMOS)并联组成的。图1只示出一个GGNMOS的连接示意图。GGNMOS的漏极连接焊盘Pad，即作为电路的引脚引出。GGNMOS的栅极和源极均接地。

参见图2，该图为多个GGNMOS并联组成的ESD保护电路的截面图。

图2所示的ESD保护电路由2nNMOS并联组成的，这里，n为自然数，栅极G接地(图中未示出)。B代表buck，即p-well接触(NMOS中一般接地)。

该电路用作ESD保护时，ESD电流是通过其寄生NPN泄放掉的(图中虚线所示)。每个NMOS对应一个寄生NPN。当有ESD脉冲加在NMOS的漏极，随着ESD电压的升高，会有一个流向p-well的漏电流，每个寄生NPN的基极都通过一个p-well电阻与p-well接触相连接。当此漏电流流过这些p-well电阻时就在电阻上产生压降。B端接地(0电位)，因此电阻上的压降就等于NPN的基极电位。当NPN的基极电位足够高使得基极-发射极发生正偏时，NPN导通开始泄放ESD电流。可以发现由于各个NMOS处的漏电流在相同的漏极电压下都一样，所以NPN的开启就取决于基极电阻的大小，而越处于版图的中间的NPN，其基极电阻越大，即R2＞R1、R3＞R2＞R1，以此类推。NPN的基极电阻越大就越容易开启。因此当漏极D加上一个ESD脉冲时，总是位于中间的NPN先开启，而此时两边的NPN并未开启。只要任意一个或几个NPN开启，就认为这个GGNMOS的ESD保护电路开始工作，而这一开启点所对应的电压就是触发电压。参见图3，横坐标代表电压，单位为V，纵坐标代表电流，单位是A。曲线A最右边的那个点约9.1V，这个点称为ESD保护器件的触发点。一旦一个或几个NPN开启，电压会迅速被拉低，反映到图3中有一个电压回滞现象，随后随着ESD电压继续升高，流过NPN的ESD电流越来越大，因此电压也在升高，升到图中第二个转折点处约7.4V，称这个点为ESD保护器件的二次击穿点，电压再次变小，此时刚才导通的NPN就会被烧毁。

综上所述，上述ESD保护电路中，只有中间部分的最先开启的一些NPN在放电，由于电压一直不能高过NPN的触发电压(9.1V)，因此直到这些NPN被烧毁，两边的NPN也不能正常开启，进而不能放电，也就起不到ESD保护作用。

发明内容

本发明解决的问题是提供一种ESD保护电路，能够使ESD电路中所有的寄生NPN开启，导通均匀性好。

为解决上述问题，本发明实施例提供一种静电放电保护电路，包括：至少两个NMOS管；具体为：每个NMOS管的漏极连接焊盘Pad，每个NMOS管的源极经过电阻接地；每个NMOS管的衬底接地；后一个NMOS管的栅极连接前一个NMOS管的源极。

优选地，所述每个NMOS的源极均经过相同阻值的电阻接地。

优选地，所述电阻的阻值小于或等于20欧姆。

优选地，所述电阻的阻值为10欧姆。

与现有技术相比，本发明具有以下优点：