[发明专利]一种锁相环

说明书

技术领域

本发明涉及电子领域，尤其涉及一种锁相环。

背景技术

锁相环(Phase-Locked Loop，PLL)广泛使用在电子和通信系统中，用来进行时钟和数据恢复，频率合成，微处理器中的时钟同步，以及其他许多应用。如图1所示，PLL包括参考时钟，鉴频鉴相器，电荷泵，低通滤波器，压控振荡器(Voltage-controlled oscillator，VCO)以及分频器，输出信号是Vout(t)。宽频PLL可以更快地纠正VCO误差(error)，但如果频带过宽，并不会使系统输入噪声降低。

一般对于整数N而言，输出频率Fout＝输入频率Fin×N被环路分频器(即loop divider)调制，该分频器与阻尼系数(damping factor)ζ有关。N<7:0>：2～255表示N是由8比特构造成的二进制数，其范围在2～255之间。

一般来讲，二阶PLL的固有频率0.45＜ζ＜1.5，一般取ζ＝0.7。I_P为电荷泵电流值，R为低通滤波器中电阻的阻值，K_O为VCO的增益，C_P为低通滤波器中的主电容。

图2中所示的低通滤波器是现有技术中的使用的低通滤波器，输入信号通过电容C2接地，还同时通过与电容C2并联的Rp、Cp串联电路接地。当N＝2时，当N＝255时，

现有技术中的低通滤波器，由于阻尼系数ζ变化的范围较大，导致PLL的性能较差。

发明内容

为了解决上述的技术问题，提供了一种锁相环，其目的在于，提高PLL的性能。

本发明提供了一种锁相环，包括参考时钟，鉴频鉴相器，电荷泵，低通滤波器，VCO以及分频器，低通滤波器包括逻辑控制模块、可变电阻、第一电容以及第二电容；

可变电阻和第一电容组成的串联电路与第二电容并联；

逻辑控制模块，用于根据分频器对VCO输出信号进行分频时使用的整数N调整可变电阻的电阻值，以优化阻尼系数。

逻辑控制模块根据下表调整可变电阻的电阻值：

  N  电阻值  2～15  3R  16～48  7R  49～96  10R  97～170  13R  171～255  16R

；其中，R为最小单元电阻。

其中ζ是阻尼系数，I_P为电荷泵电流值，R为低通滤波器中电阻的阻值，K_O为VCO的增益，C_P为低通滤波器中的主电容。

逻辑控制模块，用于接收分频器对VCO输出信号进行分频时使用的整数N，并根据该整数N调整可变电阻的电阻值。

本发明可以实现如下有益效果：优化的阻尼系数可以提高PLL的闭环稳定性，降低锁定时间，减少相位误差，以及提高抖动性能(jitter performance)。

附图说明

图1是现有技术中PLL的结构示意图；

图2是现有技术中低通滤波器的结构示意图；

图3是本发明提供的低通滤波器的结构示意图。

具体实施方式

下面结合附图，对本发明做进一步的详细描述。