[发明专利]以部分金属栅作为高介电常数栅介质刻蚀阻挡层的结构及集成方法

说明书

技术领域

本发明属于半导体芯片技术领域，具体涉及一种高介电常数(高K)栅介质与金属栅的结构和集成方法。

背景技术

近年来，以硅集成电路为核心的微电子技术得到了迅速的发展，集成电路芯片的发展基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长。可是随着半导体芯片集成度的不断增加，MOS晶体管的沟道长度也在不断的缩短，当MOS晶体管的沟道长度变得非常短时，短沟道效应会使半导体芯片性能劣化，甚至无法正常工作。

为克服短沟道效应带来的不良效果(如阈值电压下降等)，在小于40纳米时，MOS晶体管通常需要采用高K栅介质与金属栅集成的方法，不过这里大家存在着激烈的讨论，也就是什么才是栅极堆栈生产的最佳技术。这里主要有两种方法，分别为gate first和gatelast。gate last技术的特点是在对硅片进行漏/源区离子注入操作以及随后的高温退火工步完成之后再形成金属栅极；而gate first技术的特点是在对硅片进行漏/源区离子注入操作以及随后的退火工步完成之前便生成金属栅极。目前比较成熟的是采用gate last工艺，gate last技术首先要形成硅基与高K栅极之间的SiO₂或SiON接口，这样就会在绝缘体上形成超薄的保护层(PFETs为TiN，NFETs为TiAlN)，其次就是临时多晶硅栅，接下来就是形成源漏，硅化和停止蚀刻以及第一层间绝缘，在这点上，多晶硅栅极会被移除同时更多的金属被加入晶体层完成金属栅极，由于退火工步需要进行数千度的高温处理，因此gate last工艺则可令金属栅极避开高温退火工步，对用于制作金属栅极的金属材料要求也就更低。但是gate first也有其优势，就是PMOS和NMOS可以分开使用，这样就可以实现更好的优化，同时两种金属不需要暴露在高温下而只是简单的材料选择，这个整个过程要远比gatelast简单。Intel是gate last的坚定支持者，而其他公司则倾向于使用gate first技术。

为使NMOSFET与PMOSFET在采用高K栅介质与金属栅后有合理的阈值电压，这两种晶体管往往会采用不同的高K栅介质金属栅，因此就需要对这两种晶体管的栅介质和金属栅进行有选择的刻蚀。目前对高K栅介质的刻蚀方法通常是，先将光刻胶旋涂在介质上，然后曝光，再刻蚀掉高K栅介质材料。这种方法的缺点是，在去除光刻胶的时候，高K栅介质材料会受到损伤。若在去除光刻胶时，在高K栅介质材料外覆盖一层刻蚀阻挡层作为保护层，这样便可以保护高K栅介质材料使其不受到伤害。

发明内容

本发明的目的在于提供一种半导体芯片的集成方法，以改善在去除光刻胶时对高K栅介质材料有损伤的问题，克服PMOS栅的费米能级钉扎效应，简化高K金属栅的集成复杂度，并提供相应的高K栅介质层的刻蚀阻挡层的结构。

本发明提供的一种部分金属栅作为刻蚀高K材料的刻蚀阻挡层的结构，包括至少一层高K材料层，以及用来保护该高K材料层的刻蚀阻挡层。如图2和图3所示，由于刻蚀阻挡层覆盖在高K材料层之上，这样，在去除光刻胶时，便只会伤到刻蚀阻挡层，而不会对高K材料层造成损伤。本发明中，所述高K材料是指其介电常数k值大于SiO₂的k值，例如，k值大于3.8。

所述的高K材料层由第一高K材料层材料和第二高K材料层组成，其中。第一高K材料层材料为HfSiO，第二高K材料层材料为Al₂O₃。所述的刻蚀阻挡层为氮化钛(TiN)或者氮化钨(WN)。

本发明还提出了一种高介电常数(高K)栅介质与金属栅集成的方法，其特征是，该方法包括下列步骤：

提供一个衬底；

在所述衬底上形成氧化物界面层；

在所述氧化物界面层上形成高K介质层，然后进行退火处理；

在该衬底上形成由第一种材料构成的第一种薄膜，作为高K栅介质层的刻蚀阻挡层；

在光刻后刻蚀部分第一种薄膜；

刻蚀部分高K介质层；

依次淀积由第二种材料构成的第二种薄膜和由第三种材料构成的第三种薄膜；

形成晶体管的栅极结构；

进行注入离子并刻蚀被离子注入影响的高K介质层。

其中，第二种材料为多晶硅或无定型硅。第三种材料为Si₃N₄或者氮化钨(WN)。