[发明专利]具有轻掺杂漏结构的晶体管的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及一种改进具有轻掺杂漏结构的半导体器件刻蚀工艺的方法。

背景技术

随着半导体集成电路器件的集成度越来越高，对晶体管性能的要求也日益增高，因此对于晶体管可靠性的要求也随之提高。然而，尽管半导体芯片的尺寸在日益减小，但芯片的供电电压、工作电压并没有相应减少很多，所以相应的电场强度增加了，导致了电子的运动速率增加。当电子的能量足够高的时候，会离开硅衬底隧穿进入栅极氧化层。这种现象被称为热载流子现象。热载流子效应会增加NMOS器件的阈值电压，减小PMOS器件的阈值电压，从而导致MOS器件电学特性的退化。影响的参数包括晶体管的阈值电压V_T、跨导g_m、亚阈值斜率S_t、饱和电流I_dsat等，并产生长期的可靠性问题。

在CMOS工艺中，轻掺杂漏(LDD)工艺已经成为亚微米、超深亚微米MOS器件能够有效地抑止热载流子效应的标准工艺之一。图1A-1D示出了根据现有技术中的常规工艺制造具有LDD结构的半导体器件的工艺过程。如图1A所示，在衬底上预先形成N阱100，在N阱100中形成晶体管。然后在N阱100中形成多个浅沟槽隔离区101，用于隔离之后形成的多个晶体管。接着，在N阱100和相邻的两个浅沟槽隔离区101上形成一厚度为15～200埃的栅极氧化层102，成分可以是二氧化硅，可以利用氧化工艺在氧蒸气环境中温度约在800～1000摄氏度下将硅衬底氧化形成。然后在栅极氧化层102上用CVD法沉积一层掺杂多晶硅103。然后，如图1B所示，分别刻蚀多晶硅103以及栅极氧化层102以形成栅极结构于N阱100上。接下来，以栅极103作为掩模，进行轻掺杂漏工艺以在栅极103两侧的衬底内进行离子注入形成P-LDD区104，所述轻掺杂杂质例如为硼。接着，如图1C所示，在栅极氧化层102、栅极103的侧壁上以及衬底上面以CVD方法沉积间隙壁绝缘层105，成分可以选择为SiO₂。然后，在间隙壁绝缘层105上形成一层间隙壁106，成分可以选择为氮化硅。接着如图1D所示，进行干法刻蚀工艺，刻蚀间隙壁绝缘层105和间隙壁106以在栅极103的侧壁形成如图所示的间隙壁结构。接着，对晶圆表面进行清洗，以去除蚀刻工艺中的残留物。然后，以栅极103和间隙壁106作为掩模，再次实施离子注入工艺，通过P型掺杂注入形成P⁺型源/漏极(P⁺S/D)107，所述P型掺杂杂质例如为硼。这样，就完成了具有轻掺杂漏结构的MOS晶体管的制造。

在如上所述的干法刻蚀以形成间隙壁结构的工艺步骤之后，要将半导体晶片转移到下一工作机台进行接下来的清洗步骤。这一等待清洗过程的等待时间(也称为排队时间，Q-time)通常在12小时左右。然而当遇到机台发生故障进行维修或者处理的晶片批次过多时，等待清洗的时间可能会长于12个小时。在实践中已发现，如果晶片等待清洗的时间过长(例如超过12小时)，则在晶片测试阶段会发现良品率显著下降。特别是对于存储器电路，如SRAM，其内建自测试(BIST)和扫描测试(SCAN)结果均已显示出明显下降的良品率。

通过对由于等待清洗时间过长而造成良品率显著下降的晶片电学特性进行测试后发现，等待清洗时间过长会造成晶体管的静态电流Idsat值显著下降。而静态电流Idsat值的下降通常是和源漏区掺杂浓度不足有密切关系的，这说明，由于晶片等待清洗的时间过长，晶片表面可能会被某种难以被后续的清洗步骤去除的物质所阻挡，从而妨碍了在后的离子注入工艺中向衬底注入杂质而形成源漏区，导致源漏区的杂质浓度不足。

另外，对于等待时间过长的晶片表面的间隙壁绝缘层的厚度进行测量还发现，刻蚀之后的间隙壁绝缘层的厚度反而比刚刚形成间隙壁绝缘层时间隙壁绝缘层的厚度要厚大约1埃。理论上讲，如果在刻蚀和等待时间的过程中氮化硅层或其残留物没有发生任何化学反应而生成额外副产物，则在刻蚀完成后测得的间隙壁绝缘层的厚度应该不大于当初生长的厚度，或者至少应该保持一致的厚度。因此，这进一步验证了由于等待时间过长，在晶片表面一定发生了某种化学反应而生成某种副产物附着在晶片表面上。